整数算术IP内核发行说明

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ID 683061
日期 9/30/2019
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1. 整数算术IP内核发行说明
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1.1. Multiply Adder Intel FPGA IP 1.2. ALTMULT_COMPLEX Intel FPGA IP 1.3. LPM_MULT Intel FPGA IP 1.4. LPM_DIVIDE Intel FPGA IP 1.5. Intel Stratix 10精度可调DSP块用户指南文档存档 1.6. MAX 10嵌入式乘法器用户指南档案 1.7. 整数算术IP内核用户指南文档存档
1.1. Multiply Adder Intel FPGA IP x
1.1.1. Multiply Adder Intel FPGA IP v19.1.0 1.1.2. Multiply Adder Intel FPGA IP Core v18.0 1.1.3. Intel FPGA Multiply Adder v17.1 1.1.4. ALTMULT_ADD IP Core v17.0 1.1.5. ALTERA_MULT_ADD IP Core v16.0
1.2. ALTMULT_COMPLEX Intel FPGA IP x
1.2.1. ALTMULT_COMPLEX Intel FPGA IP v19.1.0 1.2.2. ALTMULT_COMPLEX Intel FPGA IP Core v18.0 1.2.3. ALTMULT_COMPLEX IP Core v17.1 1.2.4. ALTMULT_COMPLEX IP Core v17.0 1.2.5. ALTMULT_COMPLEX IP Core v16.0
1.3. LPM_MULT Intel FPGA IP x
1.3.1. LPM_MULT Intel FPGA IP v19.1.0 1.3.2. LPM_MULT Intel FPGA IP Core v18.0 1.3.3. LPM_MULT IP Core v17.1 1.3.4. LPM_MULT IP Core v17.0 1.3.5. LPM_MULT IP Core v16.0
1.4. LPM_DIVIDE Intel FPGA IP x
1.4.1. LPM_DIVIDE Intel FPGA IP v19.1
1. 整数算术IP内核发行说明

1.1.5. ALTERA_MULT_ADD IP Core v16.0

表 5.  v16.0 May 2016
说明 影响
  • 添加了同步清除信号支持。
  • 在GUI在添加了What is the source for synchronous clear input?选择，用于以下寄存器：
    • 加法器单元的输出寄存器
    • addnsub1输入信号的寄存器
    • addnsub3输入信号的寄存器
    • dataa输入信号的寄存器
    • datab输入信号的寄存器
    • scainouta输出信号的寄存器
    • datac输入信号的寄存器
    • signa输入信号的寄存器
    • signb输入信号的寄存器
    • coefsel[0..3]输入信号的寄存器
    • accum_sload和sload_accum输入信号的寄存器
    • negate输入信号的寄存器
    • signa和signb输入信号的第二个寄存器
    • 脉动延迟输入信号的寄存器
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