P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南

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ID 683059
日期 4/04/2024
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1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express 2. IP架构和功能描述 3. 高级特性 4. 接口 5. 参数 6. 测试台 7. 故障排除/调试(Troubleshooting/Debugging) 8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档 9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史 A. 配置空间寄存器 B. Root Port枚举 C. Endpoint模式下地址转换服务(ATS)的实现 D. 在TLP Bypass模式下转发到用户应用程序的数据包 E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 F. 对独立热复位的分叉端点支持 G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express x
1.1. 概述 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用 1.6. IP Core和设计示例支持级别
1.1. 概述 x
1.1.1. 标准和规范合规性
2. IP架构和功能描述 x
2.1. 架构 2.2. 功能说明
2.1. 架构 x
2.1.1. 时钟域 2.1.2. Refclk 2.1.3. 复位(Reset)
2.1.3. 复位(Reset) x
2.1.3.1. 独立PERST
2.2. 功能说明 x
2.2.1. PMA/PCS 2.2.2. 数据链路层(Data Link Layer)概述 2.2.3. 传输层(Transaction Layer)概述
3. 高级特性 x
3.1. PCIe* 端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级别复位(Function Level Reset，FLR)
3.2.1.2. 实现 x
3.2.1.2.1. VF错误标志接口(仅适用于x16/x8内核)
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能列表 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO通用配置功能寄存器(地址：0x012) 3.2.2.5.2. VirtIO通用配置BAR指示器寄存器(地址：0x013) 3.2.2.5.3. VirtIO通用配置BAR偏移寄存器(地址：0x014) 3.2.2.5.4. VirtIO通用配置结构长度寄存器(地址：0x015) 3.2.2.5.5. VirtIO通知功能寄存器(地址：0x016) 3.2.2.5.6. VirtIO通知BAR指示器寄存器(地址：0x017) 3.2.2.5.7. VirtIO通知BAR偏移寄存器(地址：0x018) 3.2.2.5.8. VirtIO通知结构长度寄存器(地址：0x019) 3.2.2.5.9. VirtIO通知Notify Off乘数寄存器(地址：0x01A) 3.2.2.5.10. VirtIO ISR状态功能寄存器(地址：0x02F) 3.2.2.5.11. VirtIO ISR状态BAR指示器寄存器(地址：0x030) 3.2.2.5.12. VirtIO ISR状态BAR偏移寄存器(地址：0x031) 3.2.2.5.13. VirtIO ISR状态结构长度寄存器(地址：0x032) 3.2.2.5.14. VirtIO特定于器件的功能寄存器(地址：0x033) 3.2.2.5.15. VirtIO特定于器件的BAR指示器寄存器(地址：0x034) 3.2.2.5.16. VirtIO特定于器件的BAR偏移寄存器(地址：0x035) 3.2.2.5.17. VirtIO特定于器件的结构长度寄存器(地址：0x036) 3.2.2.5.18. VirtIO PCI配置访问功能寄存器(地址：0x037) 3.2.2.5.19. VirtIO PCI配置访问BAR指示器寄存器(地址：0x038) 3.2.2.5.20. VirtIO PCI配置访问BAR偏移寄存器(地址：0x039) 3.2.2.5.21. VirtIO PCI配置访问结构长度寄存器(地址：0x03A) 3.2.2.5.22. VirtIO PCI配置访问数据寄存器(地址：0x03B)
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 用户 Avalon® -MM接口 3.3.4. Avalon® -ST接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN (地址0x104194) 3.3.2.2. TLPBYPASS_ERR_STATUS (地址0x104190)
3.3.4. Avalon® -ST接口 x
3.3.4.1. 配置TLP (Configuration TLP) 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 格式错误的TLP (Malformed TLP) 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. Avalon-ST接口 4.5. 硬核IP状态接口 4.6. 中断接口 4.7. 错误接口(Error Interface) 4.8. 热插拔接口(Hot Plug Interface)(仅限RP) 4.9. 电源管理接口(Power Management Interface) 4.10. 配置输出接口(Configuration Output Interface) 4.11. 配置拦截接口(仅限EP) 4.12. Hard IP重配置接口 4.13. PHY重配置接口 4.14. 页面请求服务(PRS)接口(仅限EP)
4.2. 时钟和复位 x
4.2.1. 接口时钟信号 4.2.2. 复位
4.2.2. 复位 x
4.2.2.1. 接口复位信号 4.2.2.2. 功能级复位(FLR)接口(仅限EP)
4.4. Avalon-ST接口 x
4.4.1. Avalon-ST RX和TX接口的TLP报头和数据对齐 4.4.2. Avalon® -ST RX接口 4.4.3. Avalon® -ST RX接口rx_st_ready行为 4.4.4. RX流程控制接口 4.4.5. Avalon® -ST TX接口 4.4.6. Avalon® -ST TX接口tx_st_ready行为 4.4.7. TX流程控制接口(TX Flow Control Interface) 4.4.8. 标签分配(Tag Allocation)
4.4.8. 标签分配(Tag Allocation) x
4.4.8.1. Completion缓冲器大小
4.6. 中断接口 x
4.6.1. 传统中断 4.6.2. MSI 4.6.3. MSI-X
4.6.3. MSI-X x
4.6.3.1. 实现MSI-X中断
4.7. 错误接口(Error Interface) x
4.7.1. Completion超时接口 4.7.2. VF错误标志接口(VF Error Flags Interface)
4.12. Hard IP重配置接口 x
4.12.1. 用户Avalon-MM接口的地址映射 4.12.2. 配置寄存器访问
4.12.1. 用户Avalon-MM接口的地址映射 x
4.12.1.1. 用户Avalon-MM控制寄存器(偏移0x104068)
4.12.2. 配置寄存器访问 x
4.12.2.1. 使用直接User Avalon-MM接口(字节访问) 4.12.2.2. 使用调试寄存器接口访问(Dword访问)
5. 参数 x
5.1. 顶层设置(Top-Level Settings) 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon® 参数 5.2.2. 基地址寄存器(Base Address Register) 5.2.3. PCI Express和PCI功能参数 5.2.4. 器件识别寄存器 5.2.5. 配置，调试和扩展选项
5.2.3. PCI Express和PCI功能参数 x
5.2.3.1. 器件功能(Device Capabilities) 5.2.3.2. VirtIO参数 5.2.3.3. 链路功能(Link Capabilities) 5.2.3.4. 传统中断管脚寄存器(Legacy Interrupt Pin Register) 5.2.3.5. MSI功能(MSI Capabilities) 5.2.3.6. MSI-X功能(MSI-X Capabilities) 5.2.3.7. 插槽功能(Slot Capabilities) 5.2.3.8. 延迟容忍报告(Latency Tolerance Reporting，LTR) 5.2.3.9. 进程地址空间ID (Process Address Space ID，PASID) 5.2.3.10. 器件序列号功能(Device Serial Number Capability) 5.2.3.11. 页面请求服务(Page Request Service，PRS) 5.2.3.12. 访问控制服务(Access Control Service，ACS)功能 5.2.3.13. 电源管理(Power Management) 5.2.3.14. 供应商特定扩展功能(Vendor Specific Extended Capability，VSEC)寄存器 5.2.3.15. TLP处理提示(TLP Processing Hints，TPH) 5.2.3.16. 地址转换服务(Address Translation Service，ATS)功能
5.2.3.1. 器件功能(Device Capabilities) x
5.2.3.1.1. 多功能和SR-IOV系统参数
6. 测试台 x
6.1. 端点测试台(Endpoint Testbench) 6.2. 测试驱动程序模块(Test Driver Module) 6.3. 根端口BFM (Root Port BFM)
6.3. 根端口BFM (Root Port BFM) x
6.3.1. BFM存储器映射(BFM Memory Map) 6.3.2. 配置空间总线和器件编号 6.3.3. Root Port和Endpoint的配置 6.3.4. 发出读和写传输到应用层 6.3.5. BFM程序与函数
6.3.5. BFM程序与函数 x
6.3.5.1. ebfm_barwr程序 6.3.5.2. ebfm_barwr_imm程序 6.3.5.3. ebfm_barrd_wait程序 6.3.5.4. ebfm_barrd_nowt程序 6.3.5.5. ebfm_cfgwr_imm_wait程序 6.3.5.6. ebfm_cfgwr_imm_nowt程序 6.3.5.7. ebfm_cfgrd_wait程序 6.3.5.8. ebfm_cfgrd_nowt程序 6.3.5.9. BFM配置程序 6.3.5.10. BFM共享存储器访问程序 6.3.5.11. BFM日志和消息程序 6.3.5.12. Verilog HDL格式化函数
6.3.5.9. BFM配置程序 x
6.3.5.9.1. ebfm_cfg_rp_ep程序 6.3.5.9.2. ebfm_cfg_decode_bar程序
6.3.5.10. BFM共享存储器访问程序 x
6.3.5.10.1. 共享存储器常量 6.3.5.10.2. shmem_write任务 6.3.5.10.3. shmem_read函数 6.3.5.10.4. shmem_display Verilog HDL函数 6.3.5.10.5. shmem_fill程序 6.3.5.10.6. shmem_chk_ok函数
6.3.5.11. BFM日志和消息程序 x
6.3.5.11.1. ebfm_display Verilog HDL函数 6.3.5.11.2. ebfm_log_stop_sim Verilog HDL函数 6.3.5.11.3. ebfm_log_set_suppressed_msg_mask任务 6.3.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 6.3.5.11.5. ebfm_log_open Verilog HDL函数 6.3.5.11.6. ebfm_log_close Verilog HDL函数
6.3.5.12. Verilog HDL格式化函数 x
6.3.5.12.1. himage1 6.3.5.12.2. himage2 6.3.5.12.3. himage4 6.3.5.12.4. himage8 6.3.5.12.5. himage16 6.3.5.12.6. dimage1 6.3.5.12.7. dimage2 6.3.5.12.8. dimage3 6.3.5.12.9. dimage4 6.3.5.12.10. dimage5 6.3.5.12.11. dimage6 6.3.5.12.12. dimage7
7. 故障排除/调试(Troubleshooting/Debugging) x
7.1. 硬件 7.2. 调试工具包(Debug Toolkit)
7.1. 硬件 x
7.1.1. 调试链路训练问题 7.1.2. 调试数据传输和性能问题
7.1.1. 调试链路训练问题 x
7.1.1.1. 通用工具和实用程序 7.1.1.2. Signal Tap II Logic Analyzer 7.1.1.3. 其他调试工具
7.1.2. 调试数据传输和性能问题 x
7.1.2.1. 高级错误报告(AER) 7.1.2.2. 二级(Second-Level)调试工具
7.2. 调试工具包(Debug Toolkit) x
7.2.1. 概述 7.2.2. 使能P-Tile Debug Toolkit 7.2.3. 运行P-Tile Debug Toolkit 7.2.4. 使用P-Tile Debug Toolkit 7.2.5. 使用P-Tile Link Inspector
A. 配置空间寄存器 x
A.1. 配置空间寄存器 A.2. 虚拟化的配置空间寄存器 A.3. 英特尔定义的VSEC功能寄存器
A.1. 配置空间寄存器 x
A.1.1. 寄存器访问定义 A.1.2. PCIe配置标头寄存器 A.1.3. PCI Express功能结构(Capability Structures) A.1.4. 物理层16.0 GT/s扩展功能结构 A.1.5. MSI-X寄存器
A.2. 虚拟化的配置空间寄存器 x
A.2.1. SR-IOV虚拟化扩展功能寄存器地址映射 A.2.2. 每个虚拟功能的PCIe配置寄存器
A.2.2. 每个虚拟功能的PCIe配置寄存器 x
A.2.2.1. Alternative Routing ID (ARI)功能结构 A.2.2.2. TLP Processing Hint (TPH)功能结构 A.2.2.3. Address Translation Services (ATS)功能结构 A.2.2.4. Access Control Services (ACS)功能结构
A.2.2.1. Alternative Routing ID (ARI)功能结构 x
A.2.2.1.1. ARI增强型功能标头寄存器(偏移0x0) A.2.2.1.2. ARI功能和控制寄存器(Offset 0x4)
A.2.2.2. TLP Processing Hint (TPH)功能结构 x
A.2.2.2.1. TPH Requester增强型功能标头(Offset 0x0) A.2.2.2.2. TPH请求程序功能寄存器(偏移0x4) A.2.2.2.3. TPH请求程序控制寄存器(偏移0x8)
A.2.2.3. Address Translation Services (ATS)功能结构 x
A.2.2.3.1. ATS增强型功能标头(偏移0x0) A.2.2.3.2. ATS功能寄存器和ATS控制寄存器(偏移0x4)
A.2.2.4. Access Control Services (ACS)功能结构 x
A.2.2.4.1. ACS扩展功能标头(偏移0x0) A.2.2.4.2. ACS功能寄存器(偏移0x4) A.2.2.4.3. ACS控制寄存器(偏移0x6) A.2.2.4.4. 出口控制向量(偏移量0x8)
A.3. 英特尔定义的VSEC功能寄存器 x
A.3.1. 英特尔定义的VSEC功能标头(偏移00h) A.3.2. 英特尔定义的供应商特定标头(偏移04h) A.3.3. 英特尔标记(Intel Marker (Offset 08h)) A.3.4. JTAG Silicon ID (Offset 0x0C - 0x18) A.3.5. 用户可配置器件和板级ID(偏移0x1C - 0x1D) A.3.6. 通用控制和状态寄存器(偏移0x30) A.3.7. 不可纠正的内部错误状态寄存器(偏移0x34) A.3.8. 不可纠正的内部错误掩模寄存器(偏移0x38) A.3.9. 可纠正的内部错误状态寄存器(偏移0x3C) A.3.10. 可纠正的内部错误屏蔽寄存器(偏移0x40)
C. Endpoint模式下地址转换服务(ATS)的实现 x
C.1. 发送转换/未转换的请求(Sending Translated/Untranslated Requests) C.2. 从Endpoint (EP)发送一个Page Request Message到Root Complex (RC) C.3. 使请求(Request)/完成(Completion)无效
D. 在TLP Bypass模式下转发到用户应用程序的数据包 x
D.1. EP TLP Bypass模式(上游) D.2. RC TLP Bypass模式(下游)
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 x
E.1. 概述 E.2. 生成PCIe PIO示例设计 E.3. 集成Avery BFMs (Root Complex) E.4. 配置Avery BFM和更新仿真脚本 E.5. 编译和仿真 E.6. 查看结果
E.2. 生成PCIe PIO示例设计 x
E.2.1. Avalon® -ST PCIe PIO示例设计
F. 对独立热复位的分叉端点支持 x
F.1. PCI Express复位 F.2. P-tile PCIe设计约束
F.2. P-tile PCIe设计约束 x
F.2.1. P-tile双端点系统配置
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模 x
G.1. 裕度掩模(Margin Masks)概述 G.2. Nx5测试效率 G.3. 调试工具包裕度方法
G.2. Nx5测试效率 x
G.2.1. 首次测试 G.2.2. 抽查测试
G.3. 调试工具包裕度方法 x
G.3.1. Debug Toolkit (DTK)测试流程 G.3.2. 基于裕度掩模值的DTK裕度评估
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 测试台
7. 故障排除/调试(Troubleshooting/Debugging)
8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档
9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史
A. 配置空间寄存器
B. Root Port枚举
C. Endpoint模式下地址转换服务(ATS)的实现
D. 在TLP Bypass模式下转发到用户应用程序的数据包
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真
F. 对独立热复位的分叉端点支持
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模

4.4.2. Avalon® -ST RX接口

应用层(Application Layer)通过 Avalon® -ST RX接口接收来自 PCI Express* IP core的传输层(Transaction Layer)的数据。应用程序必须先置位rx_st_ready_i才能开始传输。

当P-Tile IP在1x16配置中运行时，此接口支持每个周期两个rx_st_sop_o信号和两个rx_st_eop_o信号。此接口也不遵循rx_st_ready_i与rx_st_valid_o之间的固定延迟。

x16内核提供两个分段，每个分段有256比特的数据(rx_st_data_o[511:256]和rx_st_data_o[255:0])，128比特的标头(rx_st_hdr_o[255:128]和rx_st_hdr_o[127:0])和32比特的TLP前缀(rx_st_tlp_prfx_o[63:32]和rx_st_tlp_prfx_o[31:0])。如果此内核是在1x16模式下配置的，那么这两个分段都使用，因此数据总线变成512-bit总线rx_st_data_o[511:0]。如rx_st_sop_o[1:0]信号所示，数据包的起始部分可以出现在高分段或者低分段中。

注： 为了在Gen4 x16模式下实现预期的性能，用户应用程序需要利用这种分段总线架构。否则，可能会出现一些性能下降情况。

如果此内核是在2x8或者1x8模式下配置的，那么仅使用低分段。在这种情况下，数据总线是256-bit总线rx_st_data_o[255:0]。

最后，如果此内核是在4x4模式下配置的，那么仅使用低分段，并且只有数据的MSB 128比特是有效的。在这种情况下，数据总线是128-bit总线rx_st_data_o[127:0]。

x8内核提供一个包含256比特数据，128比特标头和32比特TLP前缀的分段。如果此内核是在4x4模式下配置的，那么仅使用数据的LSB 128比特。

x4内核提供一个包含128比特数据，128比特标头和32比特TLP前缀的分段。

表 52.  Avalon-ST RX接口
信号名称 方向 描述 时钟域 EP/RP/BP

x16 PCIe配置: rx_st_data_o[511:0]

x8 PCIe配置: rx_st_data_o[255:0]

x4配置: rx_st_data_o[127:0]

O

这是接收(Receive)数据总线。Application Layer通过此总线接收来自传输层(Transaction Layer)的数据。

对于包含低256比特中的end-of-packet周期的TLP，512-bit接口支持高256比特中的start-of-packet周期。

 coreclkout_hip EP/RP/BP

x16: rx_st_empty_o[5:0]

x8: rx_st_empty_o[2:0]

x4: rx_st_empty_o[1:0]

O

rx_st_empty_o[5:0]总线是x16模式下的分割总线。rx_st_empty_o[5:3]对应于高分段(rx_st_data_o[511:256])，rx_st_empty_o[2:0]对应于低分段(rx_st_data_o[255:0])。

rx_st_empty_o信号指定每个分段中被忽略的双字(dword)数量。必须从每个分段的最高有效位开始计算被忽略的双字(dword)数量。

只有当rx_st_eop_o信号置位时， rx_st_empty_o信号才有效。当rx_st_eop_o信号没被置位时，这些信号都是无效的。

coreclkout_hip EP/RP/BP
rx_st_ready_i I

表示应用层(Application Layer)准备好接收数据。

readyLatency为27个周期。

如果应用层(Application Layer)在周期<n>上置低rx_st_ready_i, 那么在rx_st_ready_i置低后，PCIe Hard IP中的传输层(Transaction Layer)将继续发送流量至<n>+ readyLatency个周期。

一旦rx_st_ready_i重新置位，rx_st_valid_o就会在readyLatency周期内恢复数据传输。

为了实现最佳性能，应用层(Application Layer)必须包含一个足够大的接收缓冲器，以避免rx_st_ready_i的置低。

coreclkout_hip EP/RP/BP

x16: rx_st_sop_o[1:0]

x8/x4: rx_st_sop_o

O

与rx_st_valid_o[1:0]的对应比特一起置位时，表示TLP的第一个周期。

rx_st_sop_o[1]: 置位时，表示在rx_st_data_o[511:256]上TLP的起始。

rx_st_sop_o[0]: 置位时，表示在rx_st_data_o[255:0]上TLP的起始。

coreclkout_hip EP/RP/BP

x16: rx_st_eop_o[1:0]

x8/x4: rx_st_eop_o

O

rx_st_eop_o[1:0]总线是x16模式下的分割总线。

置位时，rx_st_eop_o[1]表示在高分段(rx_st_data_o[511:256])上TLP的结束。

置位时，rx_st_eop_o[0]表示在低分段(rx_st_data_o[255:0])上TLP的结束。

与rx_st_valid_o[1:0]的对应比特一起置位时，rx_st_eop_o信号表示TLP的最后一个周期。

coreclkout_hip EP/RP/BP

x16: rx_st_valid_o[1:0]

x8/x4: rx_st_valid_o

O

这些信号会限定进入应用层(Application Layer)的rx_st_data_o信号。

coreclkout_hip EP/RP/BP

x16: rx_st_hdr_o[255:0]

x8/x4: rx_st_hdr_o[127:0]

O

这是接收的标头，符合PCIe规范的TLP标头格式。

 coreclkout_hip EP/RP/BP

x16: rx_st_tlp_prfx_o[63:0]

x8/x4: rx_st_tlp_prfx_o[31:0]

O

这是接收到的第一个TLP前缀，符合PCIe规范的TLP前缀格式。包含了PASID。

当对应的rx_st_sop_o置位时，这些信号是有效的。

TLP前缀使用Big Endian实现(即Fmt域位于bits [31:29]，Type域位于bits [28:24])。

如果一个给定的TLP没有前缀，那么dword (包括Fmt域)为全零。

 coreclkout_hip EP/RP/BP

x16: rx_st_vf_active_o[1:0]

x8: rx_st_vf_active_o

x4: NA

 O

当这些信号置位时，它们表示接收到的TLP针对的是一个虚拟功能。当这些信号置低时，接收到的TLP针对的是一个物理功能，而rx_st_func_num信号则表示功能编号。

当对应的rx_st_sop_o置位时，这些信号是有效的。

这些信号在x4配置下与rx_st_hdr_o信号进行多路复用(multiplexed)。

这些信号仅在Endpoint模式下有效。

 coreclkout_hip EP

x16: rx_st_func_num_o[5:0]

x8: rx_st_func_num_o[2:0]

x4: NA

 O

指定已接收的TLP的目标物理功能编号。

当对应的rx_st_sop_o置位时，这些信号是有效的。

这些信号在x4配置下与rx_st_hdr_o信号进行多路复用(multiplexed)。

这些信号仅在Endpoint模式下有效。

 coreclkout_hip EP

x16: rx_st_vf_num_o[21:0]

x8: rx_st_vf_num_o[10:0]

x4: NA

 O

指定已接收的TLP的目标VF编号。应用程序将此信息用于request和completion TLPs。对于completion TLP，这些比特指定该completion TLP的requester的VF编号。

当rx_st_vf_active_o和对应的rx_st_sop_o置位时，这些信号是有效的。

这些信号在x4配置下与rx_st_hdr_o信号进行多路复用(multiplexed)。

这些信号仅在Endpoint模式下有效。

 coreclkout_hip EP

x16: rx_st_bar_range_o[5:0]

x8/x4: rx_st_bar_range_o[2:0]

O

指定正在输出的TLP的BAR。

对于每个BAR范围，定义了以下编码：
  • 000: Memory BAR 0
  • 001: Memory BAR 1
  • 010: Memory BAR 2
  • 011: Memory BAR 3
  • 100: Memory BAR 4
  • 101: Memory BAR 5
  • 110: I/O BAR
  • 111: Expansion ROM BAR

当rx_st_sop_o和rx_st_valid_o置位时，这些输出是有效的。

coreclkout_hip EP

x16: rx_st_tlp_abort_o[1:0]

x8/x4: rx_st_tlp_abort_o

O

当rx_st_valid_o置位时，此输出信号是有效的。它指示应用逻辑由于ECRC错误而丢弃TLP。应用逻辑不应期望TLP被重放。

默认情况下，PCIe Hard IP会丢弃错误的TLP。然而，在TLP Bypass模式下，错误的TLP会被转发到RX数据包接口。

 coreclkout_hip BP

x16: rx_st_data_par_o[63:0]

x8: rx_st_data_par_o[31:0]

x4: rx_st_data_par_o[15:0]

O 如果使能了Enable Byte Parity Ports on Avalon-ST Interface参数，那么应用逻辑可以使用这些信号对rx_st_data_o执行奇偶校验。如果在PCIe Hard IP内部的Rx缓冲器的输入上检测到了奇偶校验错误，那么将会置位rx_par_err_o信号。 coreclkout_hip EP/RP/BP

x16: rx_st_hdr_par_o[31:0]

x8/x4: rx_st_hdr_par_o[15:0]

O 如果使能了Enable Byte Parity Ports on Avalon-ST Interface参数，那么应用逻辑可以使用这些信号对rx_st_hdr_o执行奇偶校验。如果在PCIe Hard IP内部的Rx缓冲器的输入上检测到了奇偶校验错误，那么将会置位rx_par_err_o信号。 coreclkout_hip EP/RP/BP

x16: rx_st_tlp_prfx_par_o[7:0]

x8/x4: rx_st_tlp_prfx_par_o[3:0]

O 如果使能了Enable Byte Parity Ports on Avalon-ST Interface参数，那么应用逻辑可以使用这些信号对rx_st_prfx_o执行奇偶校验。如果在PCIe Hard IP内部的Rx缓冲器的输入上检测到了奇偶校验错误，那么将会置位rx_par_err_o信号。 coreclkout_hip EP/RP/BP
rx_par_err_o O 置位一个周期以表示在RX缓冲器的输入上的TLP中检测到一个奇偶校验错误。该错误在VSEC寄存器中被记录为无法纠正的内部错误。如果出现该错误，那么您必须复位Hard IP，因为奇偶校验错误会使Hard IP处于一种未知状态。 coreclkout_hip EP/RP/BP
图 17.  1x16模式下的 Avalon® -ST RX数据包接口
图 18. 2x8和1x8模式下的 Avalon® -ST RX数据包接口
注： 在2x8模式下，两个x8端口的信号名称中的pn前缀为p0和p1。在1x8模式下，一个x8端口的信号名称中的pn前缀为p0。
图 19. 4x4模式下的 Avalon® -ST RX数据包接口
注： 在4x4模式下，四个x4端口的信号名称中的pn前缀分别为p0、p1、p2和p3。
注： 在1x16模式或2x8和1x8模式的图中，D0_0代表一个256-bit数据块。但是在4x4模式的图中，D0_0代表一个128-bit数据块。
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