P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南

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ID 683059
日期 4/04/2024
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1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express 2. IP架构和功能描述 3. 高级特性 4. 接口 5. 参数 6. 测试台 7. 故障排除/调试(Troubleshooting/Debugging) 8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档 9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史 A. 配置空间寄存器 B. Root Port枚举 C. Endpoint模式下地址转换服务(ATS)的实现 D. 在TLP Bypass模式下转发到用户应用程序的数据包 E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 F. 对独立热复位的分叉端点支持 G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express x
1.1. 概述 1.2. 特性 1.3. 发布信息 1.4. 器件系列支持 1.5. 性能和资源利用 1.6. IP Core和设计示例支持级别
1.1. 概述 x
1.1.1. 标准和规范合规性
2. IP架构和功能描述 x
2.1. 架构 2.2. 功能说明
2.1. 架构 x
2.1.1. 时钟域 2.1.2. Refclk 2.1.3. 复位(Reset)
2.1.3. 复位(Reset) x
2.1.3.1. 独立PERST
2.2. 功能说明 x
2.2.1. PMA/PCS 2.2.2. 数据链路层(Data Link Layer)概述 2.2.3. 传输层(Transaction Layer)概述
3. 高级特性 x
3.1. PCIe* 端口分叉和PHY通道映射 3.2. 虚拟化支持 3.3. TLP Bypass模式
3.2. 虚拟化支持 x
3.2.1. SR-IOV支持 3.2.2. VirtIO支持
3.2.1. SR-IOV支持 x
3.2.1.1. SR-IOV支持的功能列表 3.2.1.2. 实现 3.2.1.3. VF到PF映射 3.2.1.4. 功能级别复位(Function Level Reset，FLR)
3.2.1.2. 实现 x
3.2.1.2.1. VF错误标志接口(仅适用于x16/x8内核)
3.2.2. VirtIO支持 x
3.2.2.1. VirtIO支持的功能列表 3.2.2.2. 概述 3.2.2.3. 参数 3.2.2.4. VirtIO PCI配置访问接口 3.2.2.5. 寄存器
3.2.2.5. 寄存器 x
3.2.2.5.1. VirtIO通用配置功能寄存器(地址：0x012) 3.2.2.5.2. VirtIO通用配置BAR指示器寄存器(地址：0x013) 3.2.2.5.3. VirtIO通用配置BAR偏移寄存器(地址：0x014) 3.2.2.5.4. VirtIO通用配置结构长度寄存器(地址：0x015) 3.2.2.5.5. VirtIO通知功能寄存器(地址：0x016) 3.2.2.5.6. VirtIO通知BAR指示器寄存器(地址：0x017) 3.2.2.5.7. VirtIO通知BAR偏移寄存器(地址：0x018) 3.2.2.5.8. VirtIO通知结构长度寄存器(地址：0x019) 3.2.2.5.9. VirtIO通知Notify Off乘数寄存器(地址：0x01A) 3.2.2.5.10. VirtIO ISR状态功能寄存器(地址：0x02F) 3.2.2.5.11. VirtIO ISR状态BAR指示器寄存器(地址：0x030) 3.2.2.5.12. VirtIO ISR状态BAR偏移寄存器(地址：0x031) 3.2.2.5.13. VirtIO ISR状态结构长度寄存器(地址：0x032) 3.2.2.5.14. VirtIO特定于器件的功能寄存器(地址：0x033) 3.2.2.5.15. VirtIO特定于器件的BAR指示器寄存器(地址：0x034) 3.2.2.5.16. VirtIO特定于器件的BAR偏移寄存器(地址：0x035) 3.2.2.5.17. VirtIO特定于器件的结构长度寄存器(地址：0x036) 3.2.2.5.18. VirtIO PCI配置访问功能寄存器(地址：0x037) 3.2.2.5.19. VirtIO PCI配置访问BAR指示器寄存器(地址：0x038) 3.2.2.5.20. VirtIO PCI配置访问BAR偏移寄存器(地址：0x039) 3.2.2.5.21. VirtIO PCI配置访问结构长度寄存器(地址：0x03A) 3.2.2.5.22. VirtIO PCI配置访问数据寄存器(地址：0x03B)
3.3. TLP Bypass模式 x
3.3.1. 概述 3.3.2. TLP Bypass模式的寄存器设置 3.3.3. 用户 Avalon® -MM接口 3.3.4. Avalon® -ST接口
3.3.2. TLP Bypass模式的寄存器设置 x
3.3.2.1. TLPBYPASS_ERR_EN (地址0x104194) 3.3.2.2. TLPBYPASS_ERR_STATUS (地址0x104190)
3.3.4. Avalon® -ST接口 x
3.3.4.1. 配置TLP (Configuration TLP) 3.3.4.2. 发送接口 3.3.4.3. 接收接口 3.3.4.4. 格式错误的TLP (Malformed TLP) 3.3.4.5. ECRC
4. 接口 x
4.1. 概述 4.2. 时钟和复位 4.3. 串行数据接口 4.4. Avalon-ST接口 4.5. 硬核IP状态接口 4.6. 中断接口 4.7. 错误接口(Error Interface) 4.8. 热插拔接口(Hot Plug Interface)(仅限RP) 4.9. 电源管理接口(Power Management Interface) 4.10. 配置输出接口(Configuration Output Interface) 4.11. 配置拦截接口(仅限EP) 4.12. Hard IP重配置接口 4.13. PHY重配置接口 4.14. 页面请求服务(PRS)接口(仅限EP)
4.2. 时钟和复位 x
4.2.1. 接口时钟信号 4.2.2. 复位
4.2.2. 复位 x
4.2.2.1. 接口复位信号 4.2.2.2. 功能级复位(FLR)接口(仅限EP)
4.4. Avalon-ST接口 x
4.4.1. Avalon-ST RX和TX接口的TLP报头和数据对齐 4.4.2. Avalon® -ST RX接口 4.4.3. Avalon® -ST RX接口rx_st_ready行为 4.4.4. RX流程控制接口 4.4.5. Avalon® -ST TX接口 4.4.6. Avalon® -ST TX接口tx_st_ready行为 4.4.7. TX流程控制接口(TX Flow Control Interface) 4.4.8. 标签分配(Tag Allocation)
4.4.8. 标签分配(Tag Allocation) x
4.4.8.1. Completion缓冲器大小
4.6. 中断接口 x
4.6.1. 传统中断 4.6.2. MSI 4.6.3. MSI-X
4.6.3. MSI-X x
4.6.3.1. 实现MSI-X中断
4.7. 错误接口(Error Interface) x
4.7.1. Completion超时接口 4.7.2. VF错误标志接口(VF Error Flags Interface)
4.12. Hard IP重配置接口 x
4.12.1. 用户Avalon-MM接口的地址映射 4.12.2. 配置寄存器访问
4.12.1. 用户Avalon-MM接口的地址映射 x
4.12.1.1. 用户Avalon-MM控制寄存器(偏移0x104068)
4.12.2. 配置寄存器访问 x
4.12.2.1. 使用直接User Avalon-MM接口(字节访问) 4.12.2.2. 使用调试寄存器接口访问(Dword访问)
5. 参数 x
5.1. 顶层设置(Top-Level Settings) 5.2. 内核参数
5.2. 内核参数 x
5.2.1. Avalon® 参数 5.2.2. 基地址寄存器(Base Address Register) 5.2.3. PCI Express和PCI功能参数 5.2.4. 器件识别寄存器 5.2.5. 配置，调试和扩展选项
5.2.3. PCI Express和PCI功能参数 x
5.2.3.1. 器件功能(Device Capabilities) 5.2.3.2. VirtIO参数 5.2.3.3. 链路功能(Link Capabilities) 5.2.3.4. 传统中断管脚寄存器(Legacy Interrupt Pin Register) 5.2.3.5. MSI功能(MSI Capabilities) 5.2.3.6. MSI-X功能(MSI-X Capabilities) 5.2.3.7. 插槽功能(Slot Capabilities) 5.2.3.8. 延迟容忍报告(Latency Tolerance Reporting，LTR) 5.2.3.9. 进程地址空间ID (Process Address Space ID，PASID) 5.2.3.10. 器件序列号功能(Device Serial Number Capability) 5.2.3.11. 页面请求服务(Page Request Service，PRS) 5.2.3.12. 访问控制服务(Access Control Service，ACS)功能 5.2.3.13. 电源管理(Power Management) 5.2.3.14. 供应商特定扩展功能(Vendor Specific Extended Capability，VSEC)寄存器 5.2.3.15. TLP处理提示(TLP Processing Hints，TPH) 5.2.3.16. 地址转换服务(Address Translation Service，ATS)功能
5.2.3.1. 器件功能(Device Capabilities) x
5.2.3.1.1. 多功能和SR-IOV系统参数
6. 测试台 x
6.1. 端点测试台(Endpoint Testbench) 6.2. 测试驱动程序模块(Test Driver Module) 6.3. 根端口BFM (Root Port BFM)
6.3. 根端口BFM (Root Port BFM) x
6.3.1. BFM存储器映射(BFM Memory Map) 6.3.2. 配置空间总线和器件编号 6.3.3. Root Port和Endpoint的配置 6.3.4. 发出读和写传输到应用层 6.3.5. BFM程序与函数
6.3.5. BFM程序与函数 x
6.3.5.1. ebfm_barwr程序 6.3.5.2. ebfm_barwr_imm程序 6.3.5.3. ebfm_barrd_wait程序 6.3.5.4. ebfm_barrd_nowt程序 6.3.5.5. ebfm_cfgwr_imm_wait程序 6.3.5.6. ebfm_cfgwr_imm_nowt程序 6.3.5.7. ebfm_cfgrd_wait程序 6.3.5.8. ebfm_cfgrd_nowt程序 6.3.5.9. BFM配置程序 6.3.5.10. BFM共享存储器访问程序 6.3.5.11. BFM日志和消息程序 6.3.5.12. Verilog HDL格式化函数
6.3.5.9. BFM配置程序 x
6.3.5.9.1. ebfm_cfg_rp_ep程序 6.3.5.9.2. ebfm_cfg_decode_bar程序
6.3.5.10. BFM共享存储器访问程序 x
6.3.5.10.1. 共享存储器常量 6.3.5.10.2. shmem_write任务 6.3.5.10.3. shmem_read函数 6.3.5.10.4. shmem_display Verilog HDL函数 6.3.5.10.5. shmem_fill程序 6.3.5.10.6. shmem_chk_ok函数
6.3.5.11. BFM日志和消息程序 x
6.3.5.11.1. ebfm_display Verilog HDL函数 6.3.5.11.2. ebfm_log_stop_sim Verilog HDL函数 6.3.5.11.3. ebfm_log_set_suppressed_msg_mask任务 6.3.5.11.4. ebfm_log_set_stop_on_msg_mask Verilog HDL任务 6.3.5.11.5. ebfm_log_open Verilog HDL函数 6.3.5.11.6. ebfm_log_close Verilog HDL函数
6.3.5.12. Verilog HDL格式化函数 x
6.3.5.12.1. himage1 6.3.5.12.2. himage2 6.3.5.12.3. himage4 6.3.5.12.4. himage8 6.3.5.12.5. himage16 6.3.5.12.6. dimage1 6.3.5.12.7. dimage2 6.3.5.12.8. dimage3 6.3.5.12.9. dimage4 6.3.5.12.10. dimage5 6.3.5.12.11. dimage6 6.3.5.12.12. dimage7
7. 故障排除/调试(Troubleshooting/Debugging) x
7.1. 硬件 7.2. 调试工具包(Debug Toolkit)
7.1. 硬件 x
7.1.1. 调试链路训练问题 7.1.2. 调试数据传输和性能问题
7.1.1. 调试链路训练问题 x
7.1.1.1. 通用工具和实用程序 7.1.1.2. Signal Tap II Logic Analyzer 7.1.1.3. 其他调试工具
7.1.2. 调试数据传输和性能问题 x
7.1.2.1. 高级错误报告(AER) 7.1.2.2. 二级(Second-Level)调试工具
7.2. 调试工具包(Debug Toolkit) x
7.2.1. 概述 7.2.2. 使能P-Tile Debug Toolkit 7.2.3. 运行P-Tile Debug Toolkit 7.2.4. 使用P-Tile Debug Toolkit 7.2.5. 使用P-Tile Link Inspector
A. 配置空间寄存器 x
A.1. 配置空间寄存器 A.2. 虚拟化的配置空间寄存器 A.3. 英特尔定义的VSEC功能寄存器
A.1. 配置空间寄存器 x
A.1.1. 寄存器访问定义 A.1.2. PCIe配置标头寄存器 A.1.3. PCI Express功能结构(Capability Structures) A.1.4. 物理层16.0 GT/s扩展功能结构 A.1.5. MSI-X寄存器
A.2. 虚拟化的配置空间寄存器 x
A.2.1. SR-IOV虚拟化扩展功能寄存器地址映射 A.2.2. 每个虚拟功能的PCIe配置寄存器
A.2.2. 每个虚拟功能的PCIe配置寄存器 x
A.2.2.1. Alternative Routing ID (ARI)功能结构 A.2.2.2. TLP Processing Hint (TPH)功能结构 A.2.2.3. Address Translation Services (ATS)功能结构 A.2.2.4. Access Control Services (ACS)功能结构
A.2.2.1. Alternative Routing ID (ARI)功能结构 x
A.2.2.1.1. ARI增强型功能标头寄存器(偏移0x0) A.2.2.1.2. ARI功能和控制寄存器(Offset 0x4)
A.2.2.2. TLP Processing Hint (TPH)功能结构 x
A.2.2.2.1. TPH Requester增强型功能标头(Offset 0x0) A.2.2.2.2. TPH请求程序功能寄存器(偏移0x4) A.2.2.2.3. TPH请求程序控制寄存器(偏移0x8)
A.2.2.3. Address Translation Services (ATS)功能结构 x
A.2.2.3.1. ATS增强型功能标头(偏移0x0) A.2.2.3.2. ATS功能寄存器和ATS控制寄存器(偏移0x4)
A.2.2.4. Access Control Services (ACS)功能结构 x
A.2.2.4.1. ACS扩展功能标头(偏移0x0) A.2.2.4.2. ACS功能寄存器(偏移0x4) A.2.2.4.3. ACS控制寄存器(偏移0x6) A.2.2.4.4. 出口控制向量(偏移量0x8)
A.3. 英特尔定义的VSEC功能寄存器 x
A.3.1. 英特尔定义的VSEC功能标头(偏移00h) A.3.2. 英特尔定义的供应商特定标头(偏移04h) A.3.3. 英特尔标记(Intel Marker (Offset 08h)) A.3.4. JTAG Silicon ID (Offset 0x0C - 0x18) A.3.5. 用户可配置器件和板级ID(偏移0x1C - 0x1D) A.3.6. 通用控制和状态寄存器(偏移0x30) A.3.7. 不可纠正的内部错误状态寄存器(偏移0x34) A.3.8. 不可纠正的内部错误掩模寄存器(偏移0x38) A.3.9. 可纠正的内部错误状态寄存器(偏移0x3C) A.3.10. 可纠正的内部错误屏蔽寄存器(偏移0x40)
C. Endpoint模式下地址转换服务(ATS)的实现 x
C.1. 发送转换/未转换的请求(Sending Translated/Untranslated Requests) C.2. 从Endpoint (EP)发送一个Page Request Message到Root Complex (RC) C.3. 使请求(Request)/完成(Completion)无效
D. 在TLP Bypass模式下转发到用户应用程序的数据包 x
D.1. EP TLP Bypass模式(上游) D.2. RC TLP Bypass模式(下游)
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真 x
E.1. 概述 E.2. 生成PCIe PIO示例设计 E.3. 集成Avery BFMs (Root Complex) E.4. 配置Avery BFM和更新仿真脚本 E.5. 编译和仿真 E.6. 查看结果
E.2. 生成PCIe PIO示例设计 x
E.2.1. Avalon® -ST PCIe PIO示例设计
F. 对独立热复位的分叉端点支持 x
F.1. PCI Express复位 F.2. P-tile PCIe设计约束
F.2. P-tile PCIe设计约束 x
F.2.1. P-tile双端点系统配置
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模 x
G.1. 裕度掩模(Margin Masks)概述 G.2. Nx5测试效率 G.3. 调试工具包裕度方法
G.2. Nx5测试效率 x
G.2.1. 首次测试 G.2.2. 抽查测试
G.3. 调试工具包裕度方法 x
G.3.1. Debug Toolkit (DTK)测试流程 G.3.2. 基于裕度掩模值的DTK裕度评估
1. 关于P-tile Avalon® Intel® FPGA IPs for PCI Express
2. IP架构和功能描述
3. 高级特性
4. 接口
5. 参数
6. 测试台
7. 故障排除/调试(Troubleshooting/Debugging)
8. P-tile Avalon® Streaming Intel FPGA IP for PCI Express* 用户指南归档
9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史
A. 配置空间寄存器
B. Root Port枚举
C. Endpoint模式下地址转换服务(ATS)的实现
D. 在TLP Bypass模式下转发到用户应用程序的数据包
E. 使用Avery BFM进行Intel P-Tile PCI Express Gen4 x16仿真
F. 对独立热复位的分叉端点支持
G. P-Tile Avalon Streaming Intel FPGA IP for PCI Express的裕度掩模

9. P-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* 用户指南文档修订历史

文档版本 Quartus® Prime版本 IP版本 修订内容
2024.04.04 24.1 9.1.1 在Function-Level Reset (FLR) Interface (EP Only)部分中，删除了p<n>_flr_competed_vf_i信号描述中的一个错误注释。
2024.02.26 23.4 9.1.0 在Function-Level Reset (FLR) Interface (EP Only)部分中，从表中移除了p<n>_ flr_completed_vf_i信号上两个连续脉冲之间的最少4个时钟周期间隔的限制。
2023.12.04 23.4 9.1.0
  • 在Margin Masks Overview部分中添加了一个关于margin mask表中验证数据的注释。
  • 在Avalon-ST RX Interface部分中更新了rx_st_vf_num_o信号的总线宽度。
  • 在Power Management Interface部分中，将TLP Bypass mode (BP)添加到app_init_rst_i信号的描述中。
2023.10.02 23.3 9.0.3
  • 在Completion Timeout Interface部分中，删除了所有信号的TLP Bypass mode选项。
  • 在Completion Timeout Interface部分中添加了时序波形。
  • 在Completion Timeout Interface部分中添加了一个注释，阐明了应用程序逻辑必须读取完成超时接口状态寄存器来跟踪FIFO满和空标记。
  • 在Reset部分中，将pin_perst_n的置低与下一个pin_perst_n的置位之间所要求的最小间隔从50us更改为500us。
2023.06.26 23.2 9.0.2 更新了IP版本号。
2023.04.03 23.1 9.0.1
  • 将产品系列名称更新为" Agilex™ 7"。
  • 在以下部分中添加了时钟要求：Interface Clock Signals、Completion Timeout Interface、Hard IP Reconfiguration Interface和PHY Reconfiguration Interface。
  • 在 Avalon® -ST RX Interface rx_st_ready Behavior和 Avalon® -ST TX Interface tx_st_ready Behavior部分中添加了对readyAllowance作用的说明。
2023.02.01 22.4 9.0.0 更新了Function Level Reset (FLR)部分，为FLR for PF时序图识别正确的PF。
2022.12.19 22.4 9.0.0
  • 在Top-Level Settings部分中添加了CvP使能时的Port 0和1的Device ID设置。
  • 在MSI-X Capabilities部分中更新了MSI-X Table Offset和PBA Offset的地址范围。
  • 增添了Appendix章节Margin Masks for the P-Tile Avalon Streaming Intel FPGA IP for PCI Express。
2022.09.26 22.3 8.3.0
  • 增添了Independent PERST部分，描述了如何对所有活动的PCIe内核执行独立复位操作。
  • 在Top-Level Settings部分中增添了对Clock Source参数的描述。
  • 在Top-Level Settings部分中，将Enable RST of PCS & Controller参数替换成Enable Independent Perst参数。
  • 在Top-Level Settings部分中，将p<n>_pld_clrpcs_n信号替换成p<n>_cold_perst_n_i和p<n>_warm_perst_n_i信号。
  • 在Vendor Specific Extended Capability (VSEC) Registers部分中添加了Vendor Specific Extended Capability Offset参数。
  • 在Launching the P-tile Debug Toolkit部分添加了一个注释，阐明了 Quartus® Prime专业版 Software和Devices的完整安装是使用Debug Toolkit的必要条件。
  • 在P-tile PCIe Design Constraints部分中，将p<n>_pld_clrpcs_n信号替换成p<n>_cold_perst_n_i和p<n>_warm_perst_n_i信号。
  • 在P-tile Dual-Endpoint System Configurations部分中，将p<n>_pld_clrpcs_n信号替换成p<n>_cold_perst_n_i和p<n>_warm_perst_n_i信号。
2022.06.20 22.2 8.1.0
  • 增加了对Gen3 1x8和Gen4 1x8 Endpoint模式的支持。
  • 添加了说明：在1x8模式下，活动的x8端口是Port 0。
  • 添加了以下约束：当两端点配置连接到独立主机时，P-tile期望Port 0和Port 1的参考时钟在全局复位后的热复位置位期间保持在活动状态。
2022.03.28 22.1 8.0.0
  • 在Features部分中，将Riviera*添加到受支持的仿真器列表中。
  • 更新了Debug Toolkit的Overview部分，描述了User Avalon Memory-mapped Reconfiguration接口与System Console-based Debug Toolkit (使能时)之间的动态切换。
  • 更新了Debug Toolkit的Overview部分中的结构图，显示了P-tile Debug Toolkit模块内新增的一个仲裁多路复用器。
2021.12.13 21.4 7.0.0
  • 将surprise_down_err_o信号从Power Management接口移到Hard IP Status接口。
  • 更新了Completion Buffer Size部分中的Completion缓冲器容量。还更新了Memory Read请求消耗的Completion缓冲器入口的示例。添加了建议流程图，Application逻辑可以遵循该流程图来跟踪Completion缓冲器入口并相应地将NP请求调度到IP。
2021.10.07 21.3 6.0.0
  • 从Hot Plug Interface删除了sys_aux_pwr_det_i信号。此信号现在位于Power Management Interface中。
  • 更新了Power Management Interface部分中的信号列表。
  • 更新了Configuration Registers Access部分中的时序图。
  • 在Additional Debug Tools部分中添加了有关如何使用Hard IP Reconfiguration Interface使能和读取ECRC和LCRC错误事件计数器的说明。
2021.07.06 21.2 5.0.0
  • 添加了450 MHz作为 Stratix® 10 DX器件的Gen4 x4和Gen4 x8模式的最大应用时钟频率。
  • 更新了Debug Toolkit中的TX路径和RX路径的参数列表。
  • 增添了一个注释，阐明了此版本中的Debug Toolkit不支持RP和TLP Bypass模式。
  • 在Power Management Interface部分中添加了以下信号：p#_sys_aux_pwr_det_i，apps_ready_entr_l23_i和app_xfer_pending_i。
  • 将VirtIO参数移至PCI Express and PCI Capabilities Parameters部分。
2021.06.18 21.1 4.0.0
  • 更新了Function Level Reset (FLR)部分中有关IP如何响应针对由FLR复位的功能的传输的描述。
  • 更新了Hard IP Reconfiguration Interface部分中的时序图。
2021.03.31 21.1 4.0.0
  • 更新了Power Management Interface部分中的信号描述。
  • 在Configuration Intercept Interface (EP Only)部分中添加了p<n>_cii_vf_num_o[10:0]和p<n>_cii_wr_vf_active_o信号。
  • 在Function-Level Reset (FLR) Interface部分中更新了flr_completed_vf_i信号的描述。
  • 在Configuration Space Registers Appendix章节中更新了表118和表124中的偏移和地址范围。
  • 在Top-Level Settings部分中添加了一个注释，阐明了仅在 Quartus® Prime的未来版本中支持独立复位功能。
2021.02.18 20.4 4.0.0 在 Signal Tap II Logic Analyzer部分中，将表格中的pin_perst_n替换成p<n>_pin_perst_n。
2021.01.19 20.4 4.0.0

更新了Top-Level Settings部分中的Hard IP Mode选项。

2020.12.18 20.4 4.0.0

在Function-Level Reset (FLR)部分中增添了Function-Level Reset (FLR) for PF and VF时序图。

2020.12.14 20.4 4.0.0
  • 在Parameters章节中添加了使能x8x8分叉模式的独立复位的参数。
  • 在SR-IOV Supported Features List部分中的表格中添加了一个注释，指定Device Capabilities寄存器中的Extended Tag域的默认值。
  • 在Function-Level Reset (FLR) Interface (EP Only)部分中更新了p0_flr_completed_pf_i[7:0]信号的描述。
  • 更新了Top-Level Settings部分中的Port Mode Options in TLP Bypass表，阐明了在有多个端口可用时可以使能或禁用TLP Bypass的组合。
  • 更新了Avalon-ST TX Interface部分中的信号方向以与模块符号中的信号方向相匹配。
2020.10.05 20.3 3.1.0
  • 在Parameters章节中添加了Device Serial Number选项卡，ACS选项卡的描述。
  • 在Function-Level Reset (FLR) Interface部分中更新了p0_flr_rcvd_pf_o[7:0]信号总线的描述。
2020.07.10 20.2 3.0.0
  • 从Top-Level Settings部分中删除了需要Adapter (Gen4 x8 512-bit和Gen4 x4 256-bit)的配置，因为 Quartus® Prime 20.2版本不支持这些配置。
  • 在Debug Toolkit章节中添加了Link Inspector的描述。
  • 在Features部分中增添了对Modelsim仿真器的支持。
2020.06.22 20.2 3.0.0
  • 在Features部分中添加了通道反转和极性反转支持。
  • 在Intel-Defined VSEC Capability Registers部分中更新了Next Capability Offset和Version域的比特范围。
  • 从 Avalon® Parameters部分中删除了Enable independent pin_perst参数，从Interface Reset Signals部分中删除了复位pin_perst_2_n。 Quartus® Prime 20.2版本不支持独立的pin_perst选项。
2020.04.30 20.1 2.0.0 补充说明了VCS是 Quartus® Prime 20.1版本支持的唯一仿真器。添加了一个注释，阐明此版本不支持PIPE模式仿真。
2020.04.29 20.1 2.0.0 添加了 Avalon® -ST RX Interface和 Avalon® -ST TX Interface的注释，阐明需要利用分段式(分割) Avalon® -ST总线接口来实现预期的Gen4 x16性能。
2020.04.22 20.1 2.0.0
  • 将文档标题更新为P-Tile Avalon® streaming Intel FPGA IP for PCI Express* User Guide以满足新的合法命名准则。
  • 增添了新的参数Enable Rx Buffer Limit Ports、P-tile Sim Mode和Enable independent pin_perst。
  • 在RX Flow Control Interface和TX Flow Control Interface部分中添加了图，显示了缓冲器限制更新的示例。
  • 删除了注释：不支持数据奇偶校验。因为此功能在 Quartus® Prime 20.1中可用。
2020.01.16 19.4 1.1.0
  • 在Features部分中添加了关于 Stratix® 10 DX和Intel Agilex器件中的CvP Init和CvP Update功能可用性的信息。
  • 在 Avalon® -ST RX Interface部分中增添了rx_st_tlp_abort_o[1:0]信号。
  • 从Power Management Interface部分中删除了app_ready_entr_l23_i信号。
2019.12.16 19.4 1.1.0
  • 在 Quartus® Prime中添加了用于控制PASID和LTR的参数。
  • 增加了MSI扩展数据支持。
2019.11.04 19.3 1.0.0
  • 增添了 Stratix® 10 DX器件中的PIO设计示例的资源利用数量
  • 在Generating the Design Example部分中添加了选择 Stratix® 10 DX器件的步骤。
2019.10.23 19.3 1.0.0
  • 添加了P-Tile Debug Toolkit的描述和使用说明。
  • 添加了Appendix章节，介绍如何使用Avery BFM运行Gen4 x16仿真。
2019.07.19 19.2 1.0.0 增加了SR-IOV支持和VirtIO支持等功能。
2019.05.03 19.1.1   首次发布。
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