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4.2.3.1. 后缩放计数器(C0到C4)
您可以实时配置倍频或分频值以及后缩放计数器的占空比。每一个计数器均有一个8-bit高时间设置和8-bit低时间设置。占空比是时钟输出高/低脉冲与整个时钟周期时间的比率，这是两者的总和。
后缩放计数器有两个控制比特：
- rbypass—旁路计数器
- rselodd—选择输出时钟占空比
当rbypass位设为1时，它将旁路计数器，产生一分频。当该比特设为0时, PLL会根据高/低时间计数器来计算VCO输出频率的有效分频。PLL通过在VCO输出时钟的上升沿完成输出时钟从高到低的跳变，来实现这一占空比。
举例说明，若后缩放分频因子是10, 则高和低脉冲计数值都被设置成5，以实现50–50%占空比。然而，将高低脉冲计数值分别设成4和6会产生一个40–60%占空比的输出时钟。
rselodd比特表明50%占空比的VCO输出频率是一个计数分频因子。PLL通过在VCO输出时钟的下降沿完成输出时钟从高到低的跳变，从而实现这一占空比。
举例说明，若后缩放分频因子是3，则高低脉冲计数值分别是2和1，以实现这一分频。这意味着一个67%–33%的占空比。如果需要一个50%–50%的占空比，那么必须将rselodd控制位设为1(尽管是一个奇数分频因子)，以实现这一占空比。当设置rselodd = 1, 需从高脉冲减去0.5周期，并在低脉冲加入0.5周期。
此示例的计算如下所示：
- High time count = 2 cycles
- Low time count = 1 cycle
- rselodd = 1 有效等于：
- High time count = 1.5 cycles
- Low time count = 1.5 cycles
- Duty cycle = (1.5/3)% high time count and (1.5/3)% low time count
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