MAX 10时钟和PLL用户指南

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ID 683047
日期 2/21/2017
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1. MAX® 10时钟和PLL概述 2. MAX® 10时钟和PLL体系结构及功能 3. MAX® 10时钟和PLL设计考量 4. MAX 10时钟和PLL实现指南 5. ALTCLKCTRL IP内核参考 6. ALTPLL IP内核参考 7. ALTPLL_RECONFIG IP内核参考 8. 内部振荡器 IP内核参考 A. MAX 10时钟和PLL用户指南归档 B. MAX 10时钟和PLL用户指南的文档修订历史
1. MAX® 10时钟和PLL概述 x
1.1. 时钟网络概述 1.2. 内部振荡器概述 1.3. PLL概述
2. MAX® 10时钟和PLL体系结构及功能 x
2.1. 时钟网络体系结构和特性 2.2. 内部振荡器体系结构和特性 2.3. PLL体系结构和特性
2.1. 时钟网络体系结构和特性 x
2.1.1. 全局时钟网络 2.1.2. 时钟管脚介绍 2.1.3. 时钟资源 2.1.4. 全局时钟网络源 2.1.5. 全局时钟控制模块 2.1.6. 全局时钟网络断电 2.1.7. 时钟使能信号
2.3. PLL体系结构和特性 x
2.3.1. PLL体系结构 2.3.2. PLL特性 2.3.3. PLL位置 2.3.4. 时钟管脚到PLL的连接 2.3.5. PLL计数器与GCLK的连接 2.3.6. PLL控制信号 2.3.7. 时钟反馈模式 2.3.8. PLL外部时钟输出 2.3.9. PLL的ADC时钟输入 2.3.10. 扩频时钟 2.3.11. PLL可编程参数 2.3.12. 时钟切换 2.3.13. PLL级联 2.3.14. PLL重配置
2.3.7. 时钟反馈模式 x
2.3.7.1. 源同步模式 2.3.7.2. 无补偿模式 2.3.7.3. 标准模式 2.3.7.4. 零延迟缓存模式
2.3.11. PLL可编程参数 x
2.3.11.1. 可编程占空比 2.3.11.2. 可编程带宽 2.3.11.3. 可编程相移
2.3.12. 时钟切换 x
2.3.12.1. 自动时钟切换 2.3.12.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 2.3.12.3. 手动时钟切换
2.3.13. PLL级联 x
2.3.13.1. PLL到PLL级联 2.3.13.2. 计数器到计数器级联
3. MAX® 10时钟和PLL设计考量 x
3.1. 时钟网络设计考量 3.2. 内部振荡器设计考量 3.3. PLL设计考量
3.1. 时钟网络设计考量 x
3.1.1. 指南：时钟使能信号 3.1.2. 指南：连接限制
3.2. 内部振荡器设计考量 x
3.2.1. 指南：连接限制
3.3. PLL设计考量 x
3.3.1. 指南：PLL控制信号 3.3.2. 指南：连接限制 3.3.3. 指南：自复位 3.3.4. 指南：输出时钟 3.3.5. 指南：PLL级联 3.3.6. 指南：时钟切换 3.3.7. 指南：PLL重配置中的.mif流 3.3.8. 指南：PLL重配置的scandone信号
4. MAX 10时钟和PLL实现指南 x
4.1. ALTCLKCTRL IP内核 4.2. ALTPLL IP内核 4.3. ALTPLL_RECONFIG IP内核 4.4. 内部振荡器 IP内核
4.2. ALTPLL IP内核 x
4.2.1. 扩展PLL锁定范围 4.2.2. 使用高级参数的可编程带宽 4.2.3. PLL动态重配置实现 4.2.4. 动态相位配置实现
4.2.3. PLL动态重配置实现 x
4.2.3.1. 后缩放计数器(C0到C4) 4.2.3.2. 扫描链 4.2.3.3. 电荷泵与环路滤波器 4.2.3.4. 旁路PLL计数器
4.2.4. 动态相位配置实现 x
4.2.4.1. 动态相位配置计数器选择 4.2.4.2. 使用高级参数的动态相位配置
4.3. ALTPLL_RECONFIG IP内核 x
4.3.1. 获得资源使用情况报告
5. ALTCLKCTRL IP内核参考 x
5.1. ALTCLKCTRL参数 5.2. ALTCLKCTRL端口和信号
6. ALTPLL IP内核参考 x
6.1. ALTPLL参数 6.2. ALTPLL端口和信号
6.1. ALTPLL参数 x
6.1.1. 操作模式参数设置 6.1.2. PLL控制信号参数设置 6.1.3. 可编程带宽参数设置 6.1.4. 时钟切换参数设置 6.1.5. PLL动态重配置参数设置 6.1.6. 动态相位配置参数设置 6.1.7. 输出时钟参数设置
7. ALTPLL_RECONFIG IP内核参考 x
7.1. ALTPLL_RECONFIG参数 7.2. ALTPLL_RECONFIG端口和信号 7.3. ALTPLL_RECONFIG计数器设置
8. 内部振荡器 IP内核参考 x
8.1. 内部振荡器参数 8.2. 内部振荡器端口和信号
1. MAX® 10时钟和PLL概述
2. MAX® 10时钟和PLL体系结构及功能
3. MAX® 10时钟和PLL设计考量
4. MAX 10时钟和PLL实现指南
5. ALTCLKCTRL IP内核参考
6. ALTPLL IP内核参考
7. ALTPLL_RECONFIG IP内核参考
8. 内部振荡器 IP内核参考
A. MAX 10时钟和PLL用户指南归档
B. MAX 10时钟和PLL用户指南的文档修订历史

6.2. ALTPLL端口和信号

表 22.   MAX® 10器件的ALTPLL输入端口
端口名称10 条件 说明
areset

可选

将所有计数器复位成初始值，包括GATE_LOCK_COUNTER参数。

clkswitch

可选

控制输入端口，在时钟输入端口 (inclk0和inclk1端口)之间动态翻转，或者手动覆盖自动时钟切换。

只有创建了inclk1端口，才应该创建clkswitch端口。

configupdate

可选

动态完全PLL重配置。

inclk[]

需要

驱动时钟网络的时钟输入。

如果创建了一个以上的inclk[]端口，那么必须使用clkselect端口来指定使用哪一个时钟。 inclk0端口必须始终连接；如果需要切换，那么要连接其它时钟输入。

专用时钟管脚或者PLL输出时钟可以驱动此端口。

pfdena

可选

使能相位频率检测器（PFD）。

当PFD禁用时，不管输入时钟如何，PLL都继续运行。由于PLL输出时钟频率不会一段时间内改变，因此当一个可靠的输入时钟不再可用时，您可以使用pfdena​​端口作为关闭或清除功能。

phasecounterselect[]

可选

指定计数器选择。您可以使用phasecounterselect[2..0]比特来选择M 或者其中的一个C计数器用于相位调整。一个地址映射可以对所有的C计数器进行选择。 此信号在SCANCLK上升沿寄存在PLL中。

phasestep

可选

指定动态相移。逻辑高电平使能动态相移。
phaseupdown

可选

指定动态相移方向。1= UP，0 = DOWN。信号在SCANCLK上升沿寄存在PLL中。

scanclk

可选

串行扫描链的输入时钟端口。

与PHASESTEP相结合使用的内核中的自由时钟，用于使能或者禁用动态相移。与SCANCLK共享，实现动态重配置。

scanclkena

可选

串行扫描链的时钟使能端口。

scandata

可选

包括串行扫描链的数据。

表 23.   MAX® 10器件的ALTPLL输出端口
端口名称11 条件 说明
activeclock

可选

指定时钟切换电路启动时哪个时钟是主参考时钟。

如果正在使用inclk0，那么 activeclock端口变低。如果正在使用 inclk1，那么activeclock端口变高。

通过设置PLL可以在主参考时钟不能正确翻转时自动启动时钟切换，或者使用clkswitch输入端口手动启动时钟切换。

c[]

需要

PLL的时钟输出。

clkbad[]

可选

clkbad1和clkbad0端口检查输入时钟翻转。

如果inclk0端口停止翻转，那么clkbad0端口变高。如果inclk1端口停止翻转，那么clkbad1端口变高。

locked

可选

当PLL已经达到锁相时，此输出端口用作一个指示器。只要PLL锁定，locked端口就保持在高电平。当PLL失锁(out-of-lock)时，此端口保持在低电平。

选通(gate)locked信号所需要的周期数取决于PLL输入时钟。 gated-lock电路由PLL输入时钟提供时钟。PLL的最大锁定时间在 MAX 10器件数据表中有所描述。

得到PLL的最大锁定时间，然后被PLL输入时钟周期除，得到的商就是选通（gate）locked信号所需要的时钟周期数。

锁定信号是PLL的一个异步输出。PLL锁定信号产生自驱动相位频率检测器（PFD）的参考时钟和反馈时钟：

  • 参考时钟 = 输入时钟/N
  • 反馈时钟 = VCO/M

当参考时钟和反馈时钟的相位和频率相同或者在锁定电路容限内时，PLL置位locked端口。当两个时钟信号之间的差异超过锁定电路容限时，PLL就会失锁。

phasedone

可选

此输出端口表明动态相位重配置完成。

当phasedone信号置位时，指示内核逻辑相位调整完成，PLL准备运行在可能的第二个调整脉冲上。此信号基于PLL时序置位，并在SCANCLK的上升沿置低。.

scandataout

可选

串行扫描链的数据输出。

您可以使用scandataout端口确定PLL重配置何时完成。当重配置完成时清零最后的输出。

scandone

可选

此输出端口表明已启动扫描链写操作。

当扫描链写操作启动时，scandone端口变为高电平，当扫描链写操作完成时，此端口变为低电平。

相关信息
10 使用整数替换端口名称中的[]，以得到确切的名称。例如：inclk0和inclk1。
11 使用整数替换端口名称中的[]，以得到确切的名称（例如：inclk0和inclk1）。
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