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4.2.1. 扩展PLL锁定范围
PLL锁定范围是最小(Freq min lock parameter)到最大 (Freq min lock parameter)输入频率值，在此范围内PLL能够实现锁定。改变输入频率可能会导致PLL失锁，但如果输入时钟保持在最小和最大频率规范内，那么PLL就能实现锁定。 Quartus® Prime软件在Compilation Report中的Resource Section of the Fitter文件夹下的PLL Summary报告中显示这些输入频率值。
Quartus® Prime软件未必选择PLL参数的值来最大化锁定范围。例如，当在 ALTPLL参数编辑器中指定一个75 MHz输入时钟时，实际PLL锁定范围可能从70 MHz到90 MHz。如果您的应用要求一个50 MHz到100 MHz的锁定范围，那么此PLL的默认锁定范围是不够的。
对于那些支持PLL中时钟切换的器件，您可以使用ALTPLL IP内核参数编辑器来最大化锁定范围。
按照下面步骤获得有效参数值，最大化PLL锁定范围：
- 在schematic editor中，双击您设计中的ALTPLL实例，打开ALTPLL parameter editor。
- 在General/Modes页面上， 对What is the frequency of the inclk0 input?输入所需PLL锁定范围的低端值。
例如，如果您的应用要求一个50 MHz到100 MHz的锁定范围，那么输入50 MHz。
- 在Inputs/Lock页面上，开启Create output file(s) using the 'Advanced' PLL parameters。
- 在Clock switchover页面上，开启Create an 'inclk1' input for a second input clock，输入锁定范围的高端值作为inclk1的频率。
例如，如果您的应用要求一个50 MHz到100 MHz的锁定范围，那么输入100 MHz。
- ALTPLL IP core parameter editor的其它页面中设置剩余参数。
- 编译您的工程并注意PLL Summary报告中显示的锁定范围。如果锁定范围是满意的，那么要注意报告中PLL的全部值，例如：M值，N值，电荷泵电流值，环路滤波器电阻值和环路滤波器电容值。
- 在schematic editor中，双击您设计中的ALTPLL实例，打开ALTPLL parameter editor。
- 在Clock switchover页面上，关闭 Create an 'inclk1' input for a second input clock。
- 点击Finish更新PLL封装文件。
- 在文本编辑器中打开PLL封装文件。修改步骤6中列出参数的所有值。保存所作修改。
- 如果封装文件是Verilog格式，那么转到defparam部分。
- 如果封装文件是VHDL HDL，那么转到Generic Map部分。
- 编译您的设计。
- 检查PLL Summary报告，确认PLL锁定范围满足您的要求。修改过的PLL应该有所需的锁定范围。
如果输入时钟频率过于接近PLL锁定范围的低端和高端—例如，时钟范围的低端是50 MHz，输入时钟频率是50 MHz，当输入时钟有抖动或者频率低于50 MHz漂移，PLL可能不会维持锁定。您可以选择扩展PLL锁定范围，以确保预期输入时钟频率达到更大的范围。例如，您可以输入45 MHz和105 MHz，以确保50 MHz到100 MHz的目标锁定范围在PLL锁定范围之内。
如果 Quartus® Prime软件通过使用此方法不能实现您的首选锁定范围，则会提示错误信息。因此，您必须考虑其它选项，例如PLL重配置，支持您的输入频率范围。