以太网设计实例组件用户指南

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ID 683044
日期 7/14/2020
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1. Time-of-day Clock 2. Time-of-day Synchronizer 3. Packet Classifier（包分类器） 4. 以太网设计实例组件用户指南存档 5. 以太网设计实例组件用户指南文档修订历史
1. Time-of-day Clock x
1.1. 发布信息 1.2. 资源利用率 1.3. 配置TOD Clock 1.4. 使用TOD Clock 1.5. 接口信号 1.6. 配置寄存器
1.4. 使用TOD Clock x
1.4.1. 调整TOD漂移 1.4.2. 调整偏移，抖动和漂移 1.4.3. 校正TOD偏移
1.5. 接口信号 x
1.5.1. Avalon存储器映射信号 1.5.2. Time-of-day信号
2. Time-of-day Synchronizer x
2.1. 发布信息 2.2. 资源利用率 2.3. 配置TOD Synchronizer 2.4. 使用TOD Synchronizer 2.5. 接口信号
2.4. 使用TOD Synchronizer x
2.4.1. 采样时钟频率
3. Packet Classifier（包分类器） x
3.1. 发布信息 3.2. 资源利用率 3.3. 配置Packet Classifier 3.4. 接口信号
3.4. 接口信号 x
3.4.1. 时钟和复位信号 3.4.2. Avalon® 流接口信号 3.4.3. 控制信号
1. Time-of-day Clock
2. Time-of-day Synchronizer
3. Packet Classifier（包分类器）
4. 以太网设计实例组件用户指南存档
5. 以太网设计实例组件用户指南文档修订历史

2.4.1. 采样时钟频率

要达到建议的采样时钟频率，请按照以下步骤操作：

  1. SYNC_MODE和SAMPLE_SIZE参数决定采样时钟因素，然后用于确定需要的PLL设置。使用表 15来确定您配置需要的采样时钟因素。
  2. 使用前一步骤中确定的采样时钟因素决定PLL设置。表 16列出了 Stratix® V PLL Intel® FPGA IP的设置。
表 15.  采样时钟因素
SYNC_MODE 基准时钟频率

(MHz)

 采样时钟因素
SAMPLE_SIZE = 64 SAMPLE_SIZE = 128 SAMPLE_SIZE = 256
0, 1 125 16/63 32/33 64/63
156.25 64/315 128/155 256/375
2 主/从频率 64/63 128/153 256/375
3, 4 156.25 64/63 128/153 256/375
312.5 32/33 64/63 128/153
5, 6 125 32/63 64/63 128/63
312.5 64/315 128/155 256/375
7, 8 125 — — 32/13
390.625 — — 256/375
9, 10 156.25 32/33 4/31 128/63
390.625 64/155 128/185 256/375
11, 12 312.5 16/15 32/33 64/63
390.625 64/75 128/185 256/253
13 62.5 64/63 128/153 256/253
125 32/33 64/63 128/153
14 62.5 32/33 64/63 128/153
156.25 64/155 128/155 256/375
15 62.5 64/63 128/153 256/253
312.5 64/155 128/155 256/375
表 16.   Stratix® V器件的PLL设置
采样时钟因素 PLL计数器
M N C
16/15 16 5 3
16/63 16 3 21
32/13 32 13 1
32/33 32 3 11
32 11 3
32/63 32 3 21
64/31 64 31 1
64/63 64 9 7
64 21 3
64/75 64 25 3
64/155 64 31 5
64/315 64 21 15
128/63 128 21 3
128/153 128 51 3
128 7 9
128 9 17
128/155 128 31 5
128/185 128 37 5
256/253 256 11 23
256/375 256 75 5
  256 25 15
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