以太网设计实例组件用户指南

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ID 683044
日期 7/14/2020
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1. Time-of-day Clock 2. Time-of-day Synchronizer 3. Packet Classifier（包分类器） 4. 以太网设计实例组件用户指南存档 5. 以太网设计实例组件用户指南文档修订历史
1. Time-of-day Clock x
1.1. 发布信息 1.2. 资源利用率 1.3. 配置TOD Clock 1.4. 使用TOD Clock 1.5. 接口信号 1.6. 配置寄存器
1.4. 使用TOD Clock x
1.4.1. 调整TOD漂移 1.4.2. 调整偏移，抖动和漂移 1.4.3. 校正TOD偏移
1.5. 接口信号 x
1.5.1. Avalon存储器映射信号 1.5.2. Time-of-day信号
2. Time-of-day Synchronizer x
2.1. 发布信息 2.2. 资源利用率 2.3. 配置TOD Synchronizer 2.4. 使用TOD Synchronizer 2.5. 接口信号
2.4. 使用TOD Synchronizer x
2.4.1. 采样时钟频率
3. Packet Classifier（包分类器） x
3.1. 发布信息 3.2. 资源利用率 3.3. 配置Packet Classifier 3.4. 接口信号
3.4. 接口信号 x
3.4.1. 时钟和复位信号 3.4.2. Avalon® 流接口信号 3.4.3. 控制信号
1. Time-of-day Clock
2. Time-of-day Synchronizer
3. Packet Classifier（包分类器）
4. 以太网设计实例组件用户指南存档
5. 以太网设计实例组件用户指南文档修订历史

3.1. 发布信息

与 Intel® Quartus® Prime Design Suite软件版本一致的IP版本，最高可达v19.1。自 Intel® Quartus® Prime Design Suite软件19.2或更高后，IP核将有新的IP版本方案。

IP版本(X.Y.Z)编号可能从一个Intel Quartus Prime软件版本更改为另一个版本。

  • X表示IP的主要版本。如果更新了Intel Quartus Prime软件，就必须重新生成IP。
  • Y表示IP包含新功能。重新生成IP以包含这些新功能。
  • Z表示IP包含少许更改。重新生成IP以包含这些变更。
表 18.  以太网包分类器 Intel® FPGA IP发布信息
项目 说明
IP版本 19.2.0
Intel® Quartus® Prime版本 19.3
发布日期 2019年9月
支持的器件
  • Arria® V GX/GT/GZ/SX/ST
  • Intel® Arria® 10 GX/GT/SX
  • Cyclone® V SE/SX/ST
  • Intel® MAX® 10
  • Stratix® V GX/GT
  • Intel® Stratix® 10
相关信息
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