低延迟10G MAC Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683026
日期 9/24/2018
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1. 快速入门指南 2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 7. 接口信号说明 8. 配置寄存器说明 9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档 10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. 快速入门指南 x
1.1. 目录结构 1.2. 生成设计 1.3. 编译和仿真设计 1.4. 在硬件中编译和测试设计
1.2. 生成设计 x
1.2.1. 过程 1.2.2. 设计实例参数
1.3. 编译和仿真设计 x
1.3.1. 处理过程 1.3.2. 测试台（Testbench）
1.4. 在硬件中编译和测试设计 x
1.4.1. 处理过程 1.4.2. 硬件设置
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 x
2.1. 功能特性 2.2. 硬件和软件要求 2.3. 功能性说明 2.4. 仿真 2.5. 硬件测试 2.6. 接口信号 2.7. 配置寄存器
2.3. 功能性说明 x
2.3.1. 设计组件 2.3.2. 时钟和复位方案
2.5. 硬件测试 x
2.5.1. 测试用例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 x
3.1. 功能特性 3.2. 硬件和软件要求 3.3. 功能性说明 3.4. 仿真 3.5. 硬件测试 3.6. 接口信号 3.7. 配置寄存器
3.3. 功能性说明 x
3.3.1. 设计组件 3.3.2. 时钟方案 3.3.3. 复位方案 3.3.4. 时序约束
3.5. 硬件测试 x
3.5.1. 测试过程
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
4.1. 功能特性 4.2. 硬件和软件要求 4.3. 功能性说明 4.4. Simulation 4.5. 硬件测试 4.6. 接口信号 4.7. 配置寄存器
4.3. 功能性说明 x
4.3.1. 设计组件 4.3.2. 时钟方案 4.3.3. 复位方案 4.3.4. 时序约束
4.4. Simulation x
4.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
4.5. 硬件测试 x
4.5.1. 测试过程
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
5.1. 功能特性 5.2. 硬件和软件要求 5.3. 功能性说明 5.4. 仿真 5.5. 硬件测试 5.6. 接口信号 5.7. 配置寄存器
5.3. 功能性说明 x
5.3.1. 设计组件 5.3.2. 时钟方案 5.3.3. 复位方案 5.3.4. 时序约束
5.4. 仿真 x
5.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
5.5. 硬件测试 x
5.5.1. 更改为SFP+设置 5.5.2. 测试过程
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 x
6.1. 功能特性 6.2. 硬件和软件要求 6.3. 功能性说明 6.4. 仿真 6.5. 硬件测试 6.6. 接口信号 6.7. 配置寄存器
6.3. 功能性说明 x
6.3.1. 设计组件 6.3.2. 时钟方案 6.3.3. 复位方案
6.4. 仿真 x
6.4.1. 测试用例—具有IEEE 1588v2特性的设计实例 6.4.2. 测试用例—不具有IEEE 1588v2特性的设计实例
6.5. 硬件测试 x
6.5.1. 测试过程
7. 接口信号说明 x
7.1. 时钟和复位接口信号 7.2. Avalon® -MM接口信号 7.3. Avalon-ST接口信号 7.4. PHY接口信号 7.5. 状态接口 7.6. IEEE 1588v2时间戳（Timestamp）接口信号 7.7. 数据包分类器接口信号 7.8. ToD接口信号
8. 配置寄存器说明 x
8.1. 寄存器访问定义 8.2. 低延迟以太网10G MAC 8.3. PHY 8.4. 收发器重配置 8.5. TOD
8.3. PHY x
8.3.1. 1G/2.5G/5G/10G多速率PHY
1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2018.09.24 18.0
  • 更新了表格：Parameters in the Example Design Tab以包含对参数的注释。Enable ADME support和Analog Voltage阐明这些选项仅从Intel Quartus Prime Pro版本17.0及以上版本可用。
  • 从Intel Stratix 10器件10GBASE-R以太网设计实例章节中删除了调试信号主题。
  • 更新了可配置寄存器说明章节：
    • 添加了以下主题：
      • 寄存器访问权限定义
      • 1G/2.5G/5G/10G PHY
    • 删除了寄存器映射主题。
  • 将时序收敛主题添加到设计实例章节：
    • Intel Stratix 10器件10M/100M/1G/2.5G/10G以太网设计实例
    • Intel Stratix 10器件具有IEEE 1588v2特性的1G/2.5G以太网设计实例
    • Intel Stratix 10器件具有IEEE 1588v2特性1G/2.5G/10G以太网设计实例
2018.08.08 18.0
  • 更新了Intel Stratix 10器件10GBASE-R以太网设计实例章节中的硬件测试用例表格以更新关于SFP+ 环回测试用例中source gen_conf.tcl命令的说明。
  • 更新了图示：10M/100M/1G/2.5G/5G/10G (USXGMII) 以太网接口信号设计实例。
  • 更新了表格：Avalon-MM接口信号：
    • 添加了如下信号：
      • csr_mch_write
      • csr_mch_writedata
      • csr_mch_read
      • csr_mch_readdata
      • csr_mch_address
      • csr_mch_waitrequest
    • 删除了如下信号：
      • csr_write
      • csr_writedata
      • csr_read
      • csr_readdata
      • csr_address
      • csr_waitrequest
文档版本 Intel® Quartus® Prime版本 修订内容
2018.05.16 18.0
  • 文档重命名为低延迟以太网10G MAC Intel Stratix 10 FPGA IP设计实例用户指南。
  • 更新了Intel Stratix 10器件10G USXGMII以太网设计实例章节：
    • 将所有10G USXGMII参考内容更新为关于10M/100M/1G/2.5G/5G/10G （USXGMII）的参考内容。
    • 为10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例章节添加了1588v2 功能支持。
    • 添加了新的仿真主题：
      • 测试用例—具有IEEE 1588v2特性的设计实例
      • 测试用例—不具有IEEE 1588v2特性的设计实例
    • 更新了列表：命令参数。
    • 更新了列表：寄存器映射以包含用于Native PHY重配置块的字节偏移。
  • 添加了对Xcelium仿真器的支持。
  • 更新了硬件中编译和测试设计内容中的过程步骤。
  • 对Intel Stratix 10器件10BASE-R以太网设计实例章节中的测试用例内容进行了更新。
  • 对Intel Stratix 10器件10BASE-R以太网设计实例章节中的测试用例内容进行了更新。
  • 对所有设计实例章节中的硬件和软件要求，设计组件和硬件测试内容进行了更新。
  • 更新如下表格：
    • 目录和文件说明
    • 设计实例选项卡中的参数
    • 时钟和复位接口信号
  • 更新了以下图示：
    • 结构图—10GBASE-R以太网设计实例
    • 10GBASE-R设计实例的时钟和复位方案
    • 10M/100M/1G/2.5G/10G以太网设计实例的复位方案
    • 结构图—具有IEEE 1588v2特性的1G/2.5G以太网设计实例
    • 结构图—具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
    • 具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例的复位方案
    • 无IEEE 1588v2特性的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例的时钟方案
    • 10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例的接口信号
  • 按照最新品牌标准进行了更新。
  • 整篇文档进行了文字编辑更新。
2018.03.28 17.1
  • 更新了图示：10G USXGMII以太网时钟方案设计实例。
日期 版本 修订内容
2007年11月 2017.12.04
  • 更新了图示：设计实例选项卡。
  • 对10BASE-R以太网设计实例章节添加了硬件测试，测试用例和调试信号内容。
  • 更新了硬件测试内容中对以下以太网设计实例的说明：
    • 10M/100M/1G/2.5G/10G
    • 采用IEEE 1588v2 的1G/2.5G
    • 采用IEEE 1588v2 的1G/2.5G/10G
    • 10G USXGMII
  • 对具有IEEE 1588v2的1G/2.5G/10G以太网设计实例章节添加了更改SFP+设置主题。
  • 进行了文字编辑和结构更新。
2007年11月 2017.11.06
  • 重命名为Intel。
  • 文档重命名为Intel Stratix 10器件的Intel FPGA低延迟以太网10G MAC设计实例用户指南。
  • 更新了快速入门指南部分：
    • 更新了“目录和文件说明”列表。
    • 从“目录和文件说明”列表中删除了rtl目录。
    • 将设计参数说明内容的主标题改为设计实例参数。
    • 更新了“设计实例选项卡中的参数”列表：
      • 添加了Analog Voltage和Enable ADME support参数和说明。
      • 更新了对Generate File Format和Select Board参数的说明。
    • 更新了编译和仿真设计内容下的过程子话题。
    • 更新了硬件中编译和测试设计内容下过程子话题。
  • 将整个1G/2.5G/10G以太网设计实例章节更新为10M/100M/1G/2.5G/10G以太网设计实例章节。
  • 更新了Intel Stratix 10器件采用IEEE 1588v2的1G/2.5G 以太网设计实例内容。
  • 添加了10G USXGMII以太网设计实例章节。
  • 添加了采用IEEE 1588v2 的1G/2.5G/10G以太网设计实例章节。
  • 更新了10GBASE-R，10M/100M/1G/2.5G/10G，采用IEEE 1588v2的1G/2.5G，1G/2.5G，采用IEEE 1588v2的1G/2.5G/10G和10G USXGMII以太网设计实例中“特性”内容的说明。
  • 更新了10GBASE-R，10M/100M/1G/2.5G/10G，采用IEEE 1588v2的1G/2.5G，1G/2.5G，采用IEEE 1588v2的1G/2.5G/10G和10G USXGMII以太网设计实例中的“设计组件”列表。
  • 更新了10GBASE-R，10M/100M/1G/2.5G/10G，采用IEEE 1588v2的1G/2.5G，1G/2.5G，采用IEEE 1588v2的1G/2.5G/10G和10G USXGMII以太网设计实例中硬件和软件要求的内容。
  • 更新了图示：
    • 设计实例选项卡
    • 硬件设置结构图
    • 结构图—10GBASE-R设计实例
    • 10GBASE-R设计实例的时钟和复位方案
    • 10M/100M/1G/2.5G/10G以太网设计实例的时钟方案
    • 10M/100M/1G/2.5G/10G 以太网设计实例的复位方案
    • 采用IEEE 1588v2的1G/2.5G以太网实例时钟方案
    • 采用IEEE 1588v2的1G/2.5G以太网设计实例复位方案
    • 采用IEEE 1588v2的1G/2.5G以太网设计实例接口信号
    • 采用IEEE 1588v2的1G/2.5G/10G以太网设计实例的时钟方案
    • 采用IEEE 1588v2的1G/2.5G/10G以太网设计实例的复位方案
    • 采用IEEE 1588v2的1G/2.5G/10G以太网设计实例的接口信号
    • 10G USXGMII以太网设计实例的时钟方案
    • 10G USXGMII以太网设计实例的复位方案
    • 10G USXGMII以太网设计实例的接口信号
  • 更新了“RX配置和状态寄存器”列表：将0x2004的HW Reset值从1518更新为0x5EE（1518）。
  • 更新了配置寄存器说明章节：
    • 更新了PHY内容：
      • 删除了“PMA寄存器”，“PCS寄存器”和“Stratix 10 GMII PCS寄存器”列表。
      • 添加了寄存器映射和寄存器定义子话题。
    • 通过主TOD部分合并10G TOD和1G TOD内容并将主标题更改为ToD。
    • 更新了“ToD寄存器映射”列表：添加了各个位的信息。
  • 整篇文档进行了文本更新。
2017年5月 2017.05.08
  • 更新了快读入门指南中关于过程的内容。
  • 在快速入门指南章节中添加了硬件中编译和测试设计的内容。
  • 对Stratix 10 10GBASE-R设计实例章节中关于软件要求的内容进行了更新。
  • 对Stratix 10 10GBASE-R设计实例章节中的寄存器映射列表进行了更新。
  • 更新了10GBASE-R设计实例图示的时钟和复位方案。
  • 添加了采用IEEE 1588v2的1G/2.5G以太网设计实例章节。
  • 添加了1G/2.5G/10G以太网设计实例章节。
  • 添加了Stratix 10 接口信号说明章节。
  • 添加了Stratix 10配置寄存器说明章节。
  • 更新了时钟和复位接口信号列表中关于csr_clk信号的说明。
  • 编辑修复10GBASE-R设计实例章节中接口信号和配置寄存器的内容。
  • 文档部件编号从UG-20016-S10更新为UG-20073。
2016年10月 2016.10.31 首次发布
二级标题