低延迟10G MAC Intel Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683026
日期 9/24/2018
Public
文档目录
文档目录 x
1. 快速入门指南 2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 7. 接口信号说明 8. 配置寄存器说明 9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档 10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. 快速入门指南 x
1.1. 目录结构 1.2. 生成设计 1.3. 编译和仿真设计 1.4. 在硬件中编译和测试设计
1.2. 生成设计 x
1.2.1. 过程 1.2.2. 设计实例参数
1.3. 编译和仿真设计 x
1.3.1. 处理过程 1.3.2. 测试台（Testbench）
1.4. 在硬件中编译和测试设计 x
1.4.1. 处理过程 1.4.2. 硬件设置
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 x
2.1. 功能特性 2.2. 硬件和软件要求 2.3. 功能性说明 2.4. 仿真 2.5. 硬件测试 2.6. 接口信号 2.7. 配置寄存器
2.3. 功能性说明 x
2.3.1. 设计组件 2.3.2. 时钟和复位方案
2.5. 硬件测试 x
2.5.1. 测试用例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 x
3.1. 功能特性 3.2. 硬件和软件要求 3.3. 功能性说明 3.4. 仿真 3.5. 硬件测试 3.6. 接口信号 3.7. 配置寄存器
3.3. 功能性说明 x
3.3.1. 设计组件 3.3.2. 时钟方案 3.3.3. 复位方案 3.3.4. 时序约束
3.5. 硬件测试 x
3.5.1. 测试过程
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
4.1. 功能特性 4.2. 硬件和软件要求 4.3. 功能性说明 4.4. Simulation 4.5. 硬件测试 4.6. 接口信号 4.7. 配置寄存器
4.3. 功能性说明 x
4.3.1. 设计组件 4.3.2. 时钟方案 4.3.3. 复位方案 4.3.4. 时序约束
4.4. Simulation x
4.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
4.5. 硬件测试 x
4.5.1. 测试过程
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
5.1. 功能特性 5.2. 硬件和软件要求 5.3. 功能性说明 5.4. 仿真 5.5. 硬件测试 5.6. 接口信号 5.7. 配置寄存器
5.3. 功能性说明 x
5.3.1. 设计组件 5.3.2. 时钟方案 5.3.3. 复位方案 5.3.4. 时序约束
5.4. 仿真 x
5.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
5.5. 硬件测试 x
5.5.1. 更改为SFP+设置 5.5.2. 测试过程
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 x
6.1. 功能特性 6.2. 硬件和软件要求 6.3. 功能性说明 6.4. 仿真 6.5. 硬件测试 6.6. 接口信号 6.7. 配置寄存器
6.3. 功能性说明 x
6.3.1. 设计组件 6.3.2. 时钟方案 6.3.3. 复位方案
6.4. 仿真 x
6.4.1. 测试用例—具有IEEE 1588v2特性的设计实例 6.4.2. 测试用例—不具有IEEE 1588v2特性的设计实例
6.5. 硬件测试 x
6.5.1. 测试过程
7. 接口信号说明 x
7.1. 时钟和复位接口信号 7.2. Avalon® -MM接口信号 7.3. Avalon-ST接口信号 7.4. PHY接口信号 7.5. 状态接口 7.6. IEEE 1588v2时间戳（Timestamp）接口信号 7.7. 数据包分类器接口信号 7.8. ToD接口信号
8. 配置寄存器说明 x
8.1. 寄存器访问定义 8.2. 低延迟以太网10G MAC 8.3. PHY 8.4. 收发器重配置 8.5. TOD
8.3. PHY x
8.3.1. 1G/2.5G/5G/10G多速率PHY
1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

1.1. 目录结构

图 2. 设计实例的目录结构
表 1.  目录和文件说明
目录/文件 说明
altera_eth_top.qpf Intel® Quartus® Prime Pro Edition 工程文件。
altera_eth_top.qsf Intel® Quartus® Prime Pro Edition 设置文件。
altera_eth_top.sv 设计实例顶层HDL。
altera_eth_top.sdc Synopsys设计约束（SDC）文件。
RTL 包含设计实例可综合组件的文件夹。

rtl/altera_eth_10g_mac_base_r.sv

rtl/altera_10g_mac_base_r_wrap.v

用于10GBASE-R以太网设计实例的设计实例DUT顶层文件。

rtl/altera_mge_rd.sv

rtl/altera_mge_channel.v

设计实例DUT顶层文件用于如下以太网设计实例：
  • 采用1588v2标准的1G/2.5G
  • 具有IEEE 1588v2特性的1G/2.5G/10G
  • 10M/100M/1G/2.5G/10G

rtl/altera_mge_multi_channel.sv

rtl/altera_mge_channel.v

用于10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例的设计实例DUT顶层文件。
rtl/<Design Component> 每个综合组件文件包含Platform Designer 已生成IP，如LL 10GbE MAC，PHY和FIFO。
simulation/ed_sim/models 包含测试台文件的文件夹。

simulation/ed_sim/cadence

simulation/ed_sim/mentor

simulation/ed_sim/synopsys/vcs

simulation/ed_sim/xcelium

包含仿真脚本的文件夹。也作为仿真器的工作区域。
hwtesting/system_console 包含硬件测试的系统控制台脚本的文件夹。
output_files 本文件夹中包含 Intel® Quartus® Prime Pro Edition 输出文件，其中有 Intel® Quartus® Prime Pro Edition 编译报告和设计编程文件（.sof文件）。
二级标题