低延迟10G MAC Intel Stratix 10 FPGA IP设计实例用户指南

下载 PDF
ID 683026
日期 9/24/2018
Public
文档目录
文档目录 x
1. 快速入门指南 2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 7. 接口信号说明 8. 配置寄存器说明 9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档 10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. 快速入门指南 x
1.1. 目录结构 1.2. 生成设计 1.3. 编译和仿真设计 1.4. 在硬件中编译和测试设计
1.2. 生成设计 x
1.2.1. 过程 1.2.2. 设计实例参数
1.3. 编译和仿真设计 x
1.3.1. 处理过程 1.3.2. 测试台（Testbench）
1.4. 在硬件中编译和测试设计 x
1.4.1. 处理过程 1.4.2. 硬件设置
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 x
2.1. 功能特性 2.2. 硬件和软件要求 2.3. 功能性说明 2.4. 仿真 2.5. 硬件测试 2.6. 接口信号 2.7. 配置寄存器
2.3. 功能性说明 x
2.3.1. 设计组件 2.3.2. 时钟和复位方案
2.5. 硬件测试 x
2.5.1. 测试用例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 x
3.1. 功能特性 3.2. 硬件和软件要求 3.3. 功能性说明 3.4. 仿真 3.5. 硬件测试 3.6. 接口信号 3.7. 配置寄存器
3.3. 功能性说明 x
3.3.1. 设计组件 3.3.2. 时钟方案 3.3.3. 复位方案 3.3.4. 时序约束
3.5. 硬件测试 x
3.5.1. 测试过程
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
4.1. 功能特性 4.2. 硬件和软件要求 4.3. 功能性说明 4.4. Simulation 4.5. 硬件测试 4.6. 接口信号 4.7. 配置寄存器
4.3. 功能性说明 x
4.3.1. 设计组件 4.3.2. 时钟方案 4.3.3. 复位方案 4.3.4. 时序约束
4.4. Simulation x
4.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
4.5. 硬件测试 x
4.5.1. 测试过程
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
5.1. 功能特性 5.2. 硬件和软件要求 5.3. 功能性说明 5.4. 仿真 5.5. 硬件测试 5.6. 接口信号 5.7. 配置寄存器
5.3. 功能性说明 x
5.3.1. 设计组件 5.3.2. 时钟方案 5.3.3. 复位方案 5.3.4. 时序约束
5.4. 仿真 x
5.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
5.5. 硬件测试 x
5.5.1. 更改为SFP+设置 5.5.2. 测试过程
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 x
6.1. 功能特性 6.2. 硬件和软件要求 6.3. 功能性说明 6.4. 仿真 6.5. 硬件测试 6.6. 接口信号 6.7. 配置寄存器
6.3. 功能性说明 x
6.3.1. 设计组件 6.3.2. 时钟方案 6.3.3. 复位方案
6.4. 仿真 x
6.4.1. 测试用例—具有IEEE 1588v2特性的设计实例 6.4.2. 测试用例—不具有IEEE 1588v2特性的设计实例
6.5. 硬件测试 x
6.5.1. 测试过程
7. 接口信号说明 x
7.1. 时钟和复位接口信号 7.2. Avalon® -MM接口信号 7.3. Avalon-ST接口信号 7.4. PHY接口信号 7.5. 状态接口 7.6. IEEE 1588v2时间戳（Timestamp）接口信号 7.7. 数据包分类器接口信号 7.8. ToD接口信号
8. 配置寄存器说明 x
8.1. 寄存器访问定义 8.2. 低延迟以太网10G MAC 8.3. PHY 8.4. 收发器重配置 8.5. TOD
8.3. PHY x
8.3.1. 1G/2.5G/5G/10G多速率PHY
1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

1.2.2. 设计实例参数

表 2.  设计实例选项卡中的参数
参数 说明
Select Design IP参数设置的可用设计实例。从Preset库选择一个设计实例时，该文件显示已选设计。
Example Design Files for Simulation or Synthesis

为不同开发阶段生成的文件。

  • 仿真—为仿真设计生成的必要文件。
  • 综合—生成综合文件。使用这些文件在 Intel® Quartus® Prime Pro Edition 软件中编译设计以进行硬件测试和执行静态时序分析。
Generate File Format 用于仿真的RTL文件格式—Verilog或VHDL.
Select Board 支持设计实现的硬件。选择Intel公司 FPGA开发板时，Target Device就是与开发套件上器件相匹配的器件。

如果该菜单不可用，则表示您选择的选项无可支持的电路板。

Intel® Stratix® 10 H-Tile GX Transceiver Signal Integrity Development Kit （收发器信号完整性开发套件）该选项允许在已选Intel公司 FPGA IP开发套件上测试设计实例。此选项自动选择与 Intel® FPGA IP开发套件上器件相匹配的Target Device。如果您的电路板版本属于不同器件级别，可更改目标器件。

Custom Development Kit: 此选项允许通过 Intel® FPGA IP器件在第三方开发套件上测试设计实例，或通过 Intel® FPGA IP器件在定制设计电路板或不可选择的标准 Intel® FPGA IP开发套件上测试设计实例。还可选择用于定制开发套件的定制器件。

No Development Kit: 此选项不包括设计实例的硬件方面。

Change Target Device 选择该参数以显示并选择所有用于 Intel® FPGA IP开发套件的器件。
Specify Number of Channels 以太网的通道数目。

对于 Intel® Stratix® 10器件，默认通道数为2，且该参数不可选。

Analog Voltage 用于收发器的VCCR_GXB和VCCT_GXB电源电压。
注： 该选项仅适用于 Intel® Quartus® Prime Pro Edition 17.0及以上版本。
Enable ADME support 开启该选项使能Transceiver ADME功能。
注： 该选项仅适用于 Intel® Quartus® Prime Pro Edition 17.0 及以上版本。
二级标题