低延迟10G MAC Intel Stratix 10 FPGA IP设计实例用户指南

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ID 683026
日期 9/24/2018
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文档目录 x
1. 快速入门指南 2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 7. 接口信号说明 8. 配置寄存器说明 9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档 10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史
1. 快速入门指南 x
1.1. 目录结构 1.2. 生成设计 1.3. 编译和仿真设计 1.4. 在硬件中编译和测试设计
1.2. 生成设计 x
1.2.1. 过程 1.2.2. 设计实例参数
1.3. 编译和仿真设计 x
1.3.1. 处理过程 1.3.2. 测试台（Testbench）
1.4. 在硬件中编译和测试设计 x
1.4.1. 处理过程 1.4.2. 硬件设置
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例 x
2.1. 功能特性 2.2. 硬件和软件要求 2.3. 功能性说明 2.4. 仿真 2.5. 硬件测试 2.6. 接口信号 2.7. 配置寄存器
2.3. 功能性说明 x
2.3.1. 设计组件 2.3.2. 时钟和复位方案
2.5. 硬件测试 x
2.5.1. 测试用例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例 x
3.1. 功能特性 3.2. 硬件和软件要求 3.3. 功能性说明 3.4. 仿真 3.5. 硬件测试 3.6. 接口信号 3.7. 配置寄存器
3.3. 功能性说明 x
3.3.1. 设计组件 3.3.2. 时钟方案 3.3.3. 复位方案 3.3.4. 时序约束
3.5. 硬件测试 x
3.5.1. 测试过程
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
4.1. 功能特性 4.2. 硬件和软件要求 4.3. 功能性说明 4.4. Simulation 4.5. 硬件测试 4.6. 接口信号 4.7. 配置寄存器
4.3. 功能性说明 x
4.3.1. 设计组件 4.3.2. 时钟方案 4.3.3. 复位方案 4.3.4. 时序约束
4.4. Simulation x
4.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
4.5. 硬件测试 x
4.5.1. 测试过程
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例 x
5.1. 功能特性 5.2. 硬件和软件要求 5.3. 功能性说明 5.4. 仿真 5.5. 硬件测试 5.6. 接口信号 5.7. 配置寄存器
5.3. 功能性说明 x
5.3.1. 设计组件 5.3.2. 时钟方案 5.3.3. 复位方案 5.3.4. 时序约束
5.4. 仿真 x
5.4.1. 测试用例—具有IEEE 1588v2特性的设计实例
5.5. 硬件测试 x
5.5.1. 更改为SFP+设置 5.5.2. 测试过程
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例 x
6.1. 功能特性 6.2. 硬件和软件要求 6.3. 功能性说明 6.4. 仿真 6.5. 硬件测试 6.6. 接口信号 6.7. 配置寄存器
6.3. 功能性说明 x
6.3.1. 设计组件 6.3.2. 时钟方案 6.3.3. 复位方案
6.4. 仿真 x
6.4.1. 测试用例—具有IEEE 1588v2特性的设计实例 6.4.2. 测试用例—不具有IEEE 1588v2特性的设计实例
6.5. 硬件测试 x
6.5.1. 测试过程
7. 接口信号说明 x
7.1. 时钟和复位接口信号 7.2. Avalon® -MM接口信号 7.3. Avalon-ST接口信号 7.4. PHY接口信号 7.5. 状态接口 7.6. IEEE 1588v2时间戳（Timestamp）接口信号 7.7. 数据包分类器接口信号 7.8. ToD接口信号
8. 配置寄存器说明 x
8.1. 寄存器访问定义 8.2. 低延迟以太网10G MAC 8.3. PHY 8.4. 收发器重配置 8.5. TOD
8.3. PHY x
8.3.1. 1G/2.5G/5G/10G多速率PHY
1. 快速入门指南
2. Intel® Stratix® 10器件的10GBASE-R以太网设计实例
3. Intel® Stratix® 10器件的10M/100M/1G/2.5G/10G以太网设计实例
4. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
5. Intel® Stratix® 10器件具有IEEE 1588v2特性的1G/2.5G/10G以太网设计实例
6. Intel® Stratix® 10器件的10M/100M/1G/2.5G/5G/10G（USXGMII）以太网设计实例
7. 接口信号说明
8. 配置寄存器说明
9. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南存档
10. 低延迟以太网10G MAC Intel® Stratix® 10 FPGA IP设计实例用户指南修订历史

5.3.1. 设计组件

表 13.  设计组件
组件 说明
LL 10GbE MAC

低延迟以太网10G MAC Intel® FPGA IP核采用如下配置：

  • Speed: 1G/2.5G/10G
  • Datapath options: TX & RX
  • Enable ECC on memory blocks: 未选择
  • Enable supplementary address: 已选择
  • Enable statistics collection: 已选择
  • Statistics counters: 基于存储器
  • TX and RX datapath Reset/Default To Enable: 已选择
  • 所有Legacy Ethernet 10G MAC Interfaces选项: 已选择
对于具有IEEE 1588v2特性的设计实例，其它参数配置如下：
  • Enable time stamping：已选择
  • Enable PTP one-step clock support：已选择
  • Timestamp fingerprint width：4
  • Time Of Day format：使能96b和64b Time of Day格式
PHY 对1G/2.5G/5G/10G多速率以太网PHY Intel® FPGA IP进行如下配置：
  • Speed：1G/2.5G/10G
  • Enable SGMII bridge：未选择
  • Enabled IEEE 1588 Precision Time Protocol：已选择
  • Connect to MGBASE-T PHY：已选择
  • Connect to NBASE-T PHY：未选择
  • PHY ID (32 bit)：0x00000000
  • VCCR_GXB and VCC_GXB supply voltage for the Tranceiver：1_0V
  • Reference clock frequency for 10GbE (MHz)：644.53125
  • Selected TX PMA local clock division factor for 1 GbE： 1
  • Selected TX PMA local clock division factor for 2.5 GbE：1
  • Enable Altera Debug Master Endpoint：未选择
  • Enable capability registers：未选择
  • Enable control and status registers：未选择
  • Enable PRBS soft accumulators：未选择
Transceiver Reset Controller Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP核。复位收发器。
Avalon-MM Mux Transceiver Reconfig 为PHY的Avalon-MM接口提供对收发器重配置时钟和system console的访问。
Transceiver Reconfig 将收发器通道速度从1G重新配置为2.5G或10G，反之亦然。
ATX PLL 生成用于 Intel® Stratix® 10 2.5G和10G收发器的TX串行时钟。
fPLL 生成用于 Intel® Stratix® 10 1G收发器的TX串行时钟。
针对IEEE 1588v2特性的设计组件
ToD Sampling fPLL 为1588设计组件生成时钟
Master ToD 所有通道的主TOD。
ToD Synch 将Master TOD与全部Local TOD同步。
Local ToD 每个通道的ToD。
Master PPS 主PPS。返回所有通道的秒脉冲（pps）。
PPS 从PPS。返回每通道的秒脉冲（pps）。
PTP Packet Classifier 解码传入PTP包的包类型并将解码信息返回给LL10GbE MAC Intel® FPGA IP核。
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