Arria V器件数据表

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ID 683022
日期 6/16/2015
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文档目录 x
1. Arria® V GX，GT，SX和ST器件数据表 2. Arria V GZ器件数据表
1. Arria® V GX，GT，SX和ST器件数据表 x
1.1. 电气特性 1.2. 开关特性 1.3. 配置规范 1.4. I/O时序 1.5. 术语 1.6. 文档修订历史
1.1. 电气特性 x
1.1.1. 操作条件
1.1.1. 操作条件 x
1.1.1.1. 绝对最大额定值 1.1.1.2. 所允许的最大过冲和下冲电压 1.1.1.3. 建议的操作条件 1.1.1.4. DC特征 1.1.1.5. I/O标准规范
1.1.1.3. 建议的操作条件 x
1.1.1.3.1. 建议的操作条件 1.1.1.3.2. 收发器电源操作条件 1.1.1.3.3. HPS电源操作条件
1.1.1.4. DC特征 x
1.1.1.4.1. 供电电流和功耗 1.1.1.4.2. I/O管脚漏电流 1.1.1.4.3. 总线保持规格 1.1.1.4.4. OCT校准精度规格 1.1.1.4.5. 无校准阻值容差的OCT规范 1.1.1.4.6. 上电校准后的OCT变化 1.1.1.4.7. 管脚电容 1.1.1.4.8. 热插拔（Hot Socketing） 1.1.1.4.9. 内部弱上拉电阻
1.1.1.5. I/O标准规范 x
1.1.1.5.1. 单端I/O标准 1.1.1.5.2. 单端SSTL，HSTL和HSUL I / O参考电压规范 1.1.1.5.3. 单端SSTL，HSTL和HSUL I / O标准信号规范 1.1.1.5.4. 差分SSTL I/O标准 1.1.1.5.5. 差分HSTL和HSUL I/O标准 1.1.1.5.6. 差分I/O标准规范
1.2. 开关特性 x
1.2.1. 收发器性能规范 1.2.2. 内核性能规范 1.2.3. 外设性能 1.2.4. HPS规范
1.2.1. 收发器性能规范 x
1.2.1.1. Arria V GX和SX器件的接收器规范 1.2.1.2. Arria V GT和ST器件的收发器规范 1.2.1.3. 在所支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应 1.2.1.4. 在所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应 1.2.1.5. 100 Ω匹配阻值的 Arria® V收发器通道的典型的TX VOD设置 1.2.1.6. 发送器预加重水平 1.2.1.7. 收发器兼容规范
1.2.2. 内核性能规范 x
1.2.2.1. 时钟树规范 1.2.2.2. PLL规范 1.2.2.3. DSP模块性能规范 1.2.2.4. 存储器模块性能规范 1.2.2.5. 内部温度传感二极管规范
1.2.3. 外设性能 x
1.2.3.1. 高速I/O规范 1.2.3.2. DPA锁定时间规范 1.2.3.3. LVDS Soft-CDR/DPA正弦抖动容限规范 1.2.3.4. DLL频率范围规范 1.2.3.5. DQS逻辑模块规范 1.2.3.6. 存储器输出时钟抖动规范 1.2.3.7. OCT校准模块规范 1.2.3.8. 占空比失真 (DCD)规范
1.2.4. HPS规范 x
1.2.4.1. HPS时钟性能 1.2.4.2. HPS PLL规范 1.2.4.3. Quad SPI闪存时序特征 1.2.4.4. SPI时序特征 1.2.4.5. SD/MMC时序特征 1.2.4.6. USB时序特征 1.2.4.7. 以太网介质访问控制器（EMAC）时序特征 1.2.4.8. I2C时序特征 1.2.4.9. NAND时序特征 1.2.4.10. ARM走线时序特征 1.2.4.11. UART接口 1.2.4.12. GPIO接口 1.2.4.13. HPS JTAG时序规范
1.2.4.2. HPS PLL规范 x
1.2.4.2.1. HPS PLL VCO频率范围 1.2.4.2.2. HPS PLL输入时钟范围 1.2.4.2.3. HPS PLL输入抖动
1.3. 配置规范 x
1.3.1. POR规范 1.3.2. FPGA JTAG配置时序 1.3.3. FPP配置时序 1.3.4. AS配置时序 1.3.5. AS配置方案中的DCLK频率规范 1.3.6. PS配置时序 1.3.7. 初始化 1.3.8. 配置文件 1.3.9. 最短配置时间评估 1.3.10. 远程系统更新 1.3.11. 用户看门狗内部振荡器频率规范
1.3.3. FPP配置时序 x
1.3.3.1. FPP配置的DCLK与DATA[]比率(r) 1.3.3.2. 当DCLK-to-DATA[] = 1时的FPP配置时序 1.3.3.3. 当DCLK-to-DATA[] > 1时的FPP配置时序
1.4. I/O时序 x
1.4.1. 可编程的IOE延时 1.4.2. 可编程输出缓存延迟
2. Arria V GZ器件数据表 x
2.1. 电气特性 2.2. 开关特性 2.3. 配置规范 2.4. I/O时序 2.5. 术语 2.6. 文档修订历史
2.1. 电气特性 x
2.1.1. 操作条件
2.1.1. 操作条件 x
2.1.1.1. 绝对最大额定值 2.1.1.2. 所允许的最大过冲和下冲电压 2.1.1.3. 建议的操作条件 2.1.1.4. DC特征 2.1.1.5. I/O标准规范
2.1.1.3. 建议的操作条件 x
2.1.1.3.1. 建议的收发器电源操作条件 2.1.1.3.2. 收发器电源要求
2.1.1.4. DC特征 x
2.1.1.4.1. 电源电流 2.1.1.4.2. 功耗 2.1.1.4.3. I/O管脚漏电流 2.1.1.4.4. 总线保持规格 2.1.1.4.5. 片上匹配 (OCT)规范 2.1.1.4.6. 管脚电容 2.1.1.4.7. 热插拔（Hot Socketing） 2.1.1.4.8. 内部弱上拉电阻
2.2. 开关特性 x
2.2.1. 收发器性能规范 2.2.2. 内核性能规范 2.2.3. 外设性能
2.2.1. 收发器性能规范 x
2.2.1.1. 参考时钟 2.2.1.2. 收发器时钟 2.2.1.3. 接收器 2.2.1.4. 发送器 2.2.1.5. CMU PLL 2.2.1.6. ATX PLL 2.2.1.7. 小数分频PLL 2.2.1.8. 时钟网络数据速率 2.2.1.9. 标准PCS数据速率 2.2.1.10. 10G PCS数据速率 2.2.1.11. 典型的VOD设置
2.2.2. 内核性能规范 x
2.2.2.1. 时钟树规范 2.2.2.2. PLL规范 2.2.2.3. DSP模块规范 2.2.2.4. 存储器模块规范 2.2.2.5. 温度传感二极管规范
2.2.3. 外设性能 x
2.2.3.1. 高速I/O规范 2.2.3.2. DLL范围规范 2.2.3.3. DQS逻辑模块规范 2.2.3.4. 存储器输出时钟抖动规范 2.2.3.5. OCT校准模块规范 2.2.3.6. 占空比失真 (DCD)规范
2.2.3.1. 高速I/O规范 x
2.2.3.1.1. 高速时钟规范 2.2.3.1.2. 发送器高速I/O规范 2.2.3.1.3. 接收器高速I/O规范 2.2.3.1.4. DPA模式高速I/O规范 2.2.3.1.5. Soft CDR模式高速I/O规范 2.2.3.1.6. 非DPA模式高速I/O规范
2.3. 配置规范 x
2.3.1. POR规范 2.3.2. JTAG配置规范 2.3.3. 快速被动并行(FPP)配置时序 2.3.4. 主动串行配置时序 2.3.5. 被动串行配置时序 2.3.6. 初始化 2.3.7. 配置文件 2.3.8. 远程系统更新电路时序规范 2.3.9. 用户看门狗内部振荡器频率规范
2.3.3. 快速被动并行(FPP)配置时序 x
2.3.3.1. FPP配置的DCLK与DATA[]比率(r) 2.3.3.2. 当DCLK-to-DATA[] Ratio =1时的FPP配置时序 2.3.3.3. 当DCLK-to-DATA[] Ratio >1时的FPP配置时序
2.4. I/O时序 x
2.4.1. 可编程的IOE延时 2.4.2. 可编程输出缓存延迟
1. Arria® V GX，GT，SX和ST器件数据表
2. Arria V GZ器件数据表

1.2.1.2. Arria V GT和ST器件的收发器规范

表 26.   Arria® V GT和ST器件的参考时钟规范
符号/说明 条件 收发器速度等级3 单位
最小值 典型值 最大值
支持的I/O标准 1.2 V PCML，1.4 V PCML，1.5 V PCML，2.5 V PCML，Differential LVPECL40，HCSL和LVDS
REFCLK输入管脚的输入频率 — 27 — 710 MHz
上升时间 在±60 mV差分信号上测量 41 — — 400 ps
下降时间 在±60 mV差分信号上测量41 — — 400 ps
占空比 — 45 — 55 %
峰峰(peak-to-peak)差分输入电压 — 200 — 30042/2000 mV
扩频调制时钟频率 PCI Express (PCIe) 30 — 33 kHz
扩频下展(spread-spectrum downspread) PCIe — 0 to –0.5% — —
片上匹配电阻 — — 100 — Ω
VICM (AC耦合) — — 1.2 — V
VICM (DC耦合) PCIe参考时钟的HCSL I/O标准 250 — 550 mV
发送器REFCLK相位噪声43 10 Hz — — -50 dBc/Hz
100 Hz — — -80 dBc/Hz
1 KHz — — -110 dBc/Hz
10 KHz — — -120 dBc/Hz
100 KHz — — -120 dBc/Hz
≥ 1 MHz — — -130 dBc/Hz
RREF — — 2000 ±1% — Ω
表 27.   Arria® V GT和ST器件的收发器时钟规范
符号/说明 条件 收发器速度等级3 单位
Min Typ Max
fixedclk时钟频率 PCIe接收器检测 — 125 — MHz
收发器重配置控制器IP (mgmt_clk_clk)时钟频率 — 75 — 125 MHz
表 28.   Arria® V GT和ST器件的接收器规范
符号/说明 条件 收发器速度等级3 单位
最小值 典型值 最大值
支持的I/O标准 1.5 V PCML，2.5 V PCML，LVPECL和LVDS
数据 (6-Gbps收发器) 44 — 611 — 6553.6 Mbps
数据速率(10-Gbps收发器)44 — 0.611 — 10.3125 Gbps
接收器管脚的绝对VMAX 45 — — — 1.2 V
接收器管脚的绝对VMIN — –0.4 — — V
器件配置前的最大峰峰差分输入电压VID (diff p-p) — — — 1.6 V
器件配置后的最大峰峰差分输入电压VID (diff p-p) — — — 2.2 V
接收器串行输入管脚上的最小差分眼开46 — 100 — — mV
VICM (AC耦合) — — 75047/800 — mV
VICM (DC耦合) ≤ 3.2Gbps 48 670 700 730 mV
差分片上匹配电阻 85-Ω setting 85 Ω
100-Ω setting 100 Ω
120-Ω setting 120 Ω
150-Ω setting 150 Ω
tLTR 49 — — — 10 µs
tLTD 50 — 4 — — µs
tLTD_manual 51 — 4 — — µs
tLTR_LTD_manual 52 — 15 — — µs
可编程ppm检测器53 — ±62.5，100，125，200，250，300，500和1000 ppm
运行长度 — — — 200 UI
可编程均衡AC和DC增益

AC gain setting = 0 to 354

DC gain setting = 0 to 1

 请参考 Arria® V GX，GT，SX和ST器件支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应和 Arria® V GX，GT，SX和ST器件的AC增益和DC增益上数据速率≤ 3.25 Gbps的CTLE响应图。
表 29.   Arria® V GT和ST器件的发送器规范
符号/说明 条件 收发器速度等级3 单位
最小值 典型值 最大值
支持的I/O标准 1.5 V PCML
数据速率(6-Gbps收发器) — 611 — 6553.6 Mbps
数据速率(10-Gbps收发器) — 0.611 — 10.3125 Gbps
VOCM (AC耦合) — — 650 — mV
VOCM (DC耦合) ≤ 3.2 Gbps48 670 700 730 mV
差分片上匹配电阻 85-Ω setting — 85 — Ω
100-Ω setting — 100 — Ω
120-Ω setting — 120 — Ω
150-Ω setting — 150 — Ω
内部差分对偏移 TX VCM = 0.65 V (AC耦合)，15 ps的摆率 — — 15 ps
内部收发器模块发送器通道到通道偏移 ×6 PMA bonded模式 — — 180 ps
内部收发器模块发送器通道到通道偏移55 ×N PMA bonded模式 — — 500 ps
表 30.   Arria® V GT和ST器件的CMU PLL规范
符号/说明 收发器速度等级3 单位
最小值 最大值
支持的数据范围 0.611 10.3125 Gbps
fPLL支持的数据范围 611 3125 Mbps
表 31.   Arria® V GT和ST器件的收发器FPGA架构接口规范
符号/说明 收发器速度等级3 单位
最小值 最大值
接口速度（PMA direct模式） 50 153.656， 16157 MHz
接口速度（单宽度模式） 25 187.5 MHz
接口速度（双宽度模式） 25 163.84 MHz
相关信息
40 Differential LVPECL信号电平必须符合此表中的最小和最大峰峰差分输入电压规范。
41 REFCLK性能要求满足发送器REFCLK相位噪声规范。
42 300 mV的最大峰峰差分输入电压用于DC耦合链路。
43 发送器REFCLK相位抖动等于10-12误码率(BER)上的30 ps p-p (5 ps RMS)，等同于14 sigma。
44 仅在LTR模式下使用CDR以支持通过过采样的低于最小规范的数据速率。
45 器件在此绝对最大值上不能耐受长时间的运行。
46 接收器输入管脚上的差分眼开规格假定Receiver Equalization是禁用的。如果使能Receiver Equalization，那么接收器电路能够根据均衡级别来耐受较低的最小眼开。
47 只有在PCIe模式下，AC耦合VICM才为750 mV。
48 对于标准协议兼容，请使用AC耦合。
49 tLTR是接收器CDR脱离复位后锁定到输入参考时钟频率所需要的时间。
50 tLTD是 rx_is_lockedtodata信号变高后，接收器CDR开始恢复有效数据所需要的时间。
51 tLTD_manual是CDR运行在手动模式下时rx_is_lockedtodata信号变高后接收器CDR开始恢复有效数据所需要的时间。
52 tLTR_LTD_manual是CDR运行在手动模式下时rx_is_lockedtoref 信号变高后接收器CDR必须保持锁定到参考(LTR)模式的时间。
53 速率匹配FIFO最高支持±300 ppm。
54 Quartus® II软件允许AC gain setting = 3仅用于611 Mbps到 1.25 Gbps数据速率的设计。
55 此规范仅应用于两个收发器组中的器件一侧的通道。
56 当选择了内核收发器本地布线时的最大频率。
57 当选择了内核收发器网络布线 (GCLK，RCLK或PCLK)时的最大频率。
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