Arria V器件数据表

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ID 683022
日期 6/16/2015
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文档目录
文档目录 x
1. Arria® V GX，GT，SX和ST器件数据表 2. Arria V GZ器件数据表
1. Arria® V GX，GT，SX和ST器件数据表 x
1.1. 电气特性 1.2. 开关特性 1.3. 配置规范 1.4. I/O时序 1.5. 术语 1.6. 文档修订历史
1.1. 电气特性 x
1.1.1. 操作条件
1.1.1. 操作条件 x
1.1.1.1. 绝对最大额定值 1.1.1.2. 所允许的最大过冲和下冲电压 1.1.1.3. 建议的操作条件 1.1.1.4. DC特征 1.1.1.5. I/O标准规范
1.1.1.3. 建议的操作条件 x
1.1.1.3.1. 建议的操作条件 1.1.1.3.2. 收发器电源操作条件 1.1.1.3.3. HPS电源操作条件
1.1.1.4. DC特征 x
1.1.1.4.1. 供电电流和功耗 1.1.1.4.2. I/O管脚漏电流 1.1.1.4.3. 总线保持规格 1.1.1.4.4. OCT校准精度规格 1.1.1.4.5. 无校准阻值容差的OCT规范 1.1.1.4.6. 上电校准后的OCT变化 1.1.1.4.7. 管脚电容 1.1.1.4.8. 热插拔（Hot Socketing） 1.1.1.4.9. 内部弱上拉电阻
1.1.1.5. I/O标准规范 x
1.1.1.5.1. 单端I/O标准 1.1.1.5.2. 单端SSTL，HSTL和HSUL I / O参考电压规范 1.1.1.5.3. 单端SSTL，HSTL和HSUL I / O标准信号规范 1.1.1.5.4. 差分SSTL I/O标准 1.1.1.5.5. 差分HSTL和HSUL I/O标准 1.1.1.5.6. 差分I/O标准规范
1.2. 开关特性 x
1.2.1. 收发器性能规范 1.2.2. 内核性能规范 1.2.3. 外设性能 1.2.4. HPS规范
1.2.1. 收发器性能规范 x
1.2.1.1. Arria V GX和SX器件的接收器规范 1.2.1.2. Arria V GT和ST器件的收发器规范 1.2.1.3. 在所支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应 1.2.1.4. 在所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应 1.2.1.5. 100 Ω匹配阻值的 Arria® V收发器通道的典型的TX VOD设置 1.2.1.6. 发送器预加重水平 1.2.1.7. 收发器兼容规范
1.2.2. 内核性能规范 x
1.2.2.1. 时钟树规范 1.2.2.2. PLL规范 1.2.2.3. DSP模块性能规范 1.2.2.4. 存储器模块性能规范 1.2.2.5. 内部温度传感二极管规范
1.2.3. 外设性能 x
1.2.3.1. 高速I/O规范 1.2.3.2. DPA锁定时间规范 1.2.3.3. LVDS Soft-CDR/DPA正弦抖动容限规范 1.2.3.4. DLL频率范围规范 1.2.3.5. DQS逻辑模块规范 1.2.3.6. 存储器输出时钟抖动规范 1.2.3.7. OCT校准模块规范 1.2.3.8. 占空比失真 (DCD)规范
1.2.4. HPS规范 x
1.2.4.1. HPS时钟性能 1.2.4.2. HPS PLL规范 1.2.4.3. Quad SPI闪存时序特征 1.2.4.4. SPI时序特征 1.2.4.5. SD/MMC时序特征 1.2.4.6. USB时序特征 1.2.4.7. 以太网介质访问控制器（EMAC）时序特征 1.2.4.8. I2C时序特征 1.2.4.9. NAND时序特征 1.2.4.10. ARM走线时序特征 1.2.4.11. UART接口 1.2.4.12. GPIO接口 1.2.4.13. HPS JTAG时序规范
1.2.4.2. HPS PLL规范 x
1.2.4.2.1. HPS PLL VCO频率范围 1.2.4.2.2. HPS PLL输入时钟范围 1.2.4.2.3. HPS PLL输入抖动
1.3. 配置规范 x
1.3.1. POR规范 1.3.2. FPGA JTAG配置时序 1.3.3. FPP配置时序 1.3.4. AS配置时序 1.3.5. AS配置方案中的DCLK频率规范 1.3.6. PS配置时序 1.3.7. 初始化 1.3.8. 配置文件 1.3.9. 最短配置时间评估 1.3.10. 远程系统更新 1.3.11. 用户看门狗内部振荡器频率规范
1.3.3. FPP配置时序 x
1.3.3.1. FPP配置的DCLK与DATA[]比率(r) 1.3.3.2. 当DCLK-to-DATA[] = 1时的FPP配置时序 1.3.3.3. 当DCLK-to-DATA[] > 1时的FPP配置时序
1.4. I/O时序 x
1.4.1. 可编程的IOE延时 1.4.2. 可编程输出缓存延迟
2. Arria V GZ器件数据表 x
2.1. 电气特性 2.2. 开关特性 2.3. 配置规范 2.4. I/O时序 2.5. 术语 2.6. 文档修订历史
2.1. 电气特性 x
2.1.1. 操作条件
2.1.1. 操作条件 x
2.1.1.1. 绝对最大额定值 2.1.1.2. 所允许的最大过冲和下冲电压 2.1.1.3. 建议的操作条件 2.1.1.4. DC特征 2.1.1.5. I/O标准规范
2.1.1.3. 建议的操作条件 x
2.1.1.3.1. 建议的收发器电源操作条件 2.1.1.3.2. 收发器电源要求
2.1.1.4. DC特征 x
2.1.1.4.1. 电源电流 2.1.1.4.2. 功耗 2.1.1.4.3. I/O管脚漏电流 2.1.1.4.4. 总线保持规格 2.1.1.4.5. 片上匹配 (OCT)规范 2.1.1.4.6. 管脚电容 2.1.1.4.7. 热插拔（Hot Socketing） 2.1.1.4.8. 内部弱上拉电阻
2.2. 开关特性 x
2.2.1. 收发器性能规范 2.2.2. 内核性能规范 2.2.3. 外设性能
2.2.1. 收发器性能规范 x
2.2.1.1. 参考时钟 2.2.1.2. 收发器时钟 2.2.1.3. 接收器 2.2.1.4. 发送器 2.2.1.5. CMU PLL 2.2.1.6. ATX PLL 2.2.1.7. 小数分频PLL 2.2.1.8. 时钟网络数据速率 2.2.1.9. 标准PCS数据速率 2.2.1.10. 10G PCS数据速率 2.2.1.11. 典型的VOD设置
2.2.2. 内核性能规范 x
2.2.2.1. 时钟树规范 2.2.2.2. PLL规范 2.2.2.3. DSP模块规范 2.2.2.4. 存储器模块规范 2.2.2.5. 温度传感二极管规范
2.2.3. 外设性能 x
2.2.3.1. 高速I/O规范 2.2.3.2. DLL范围规范 2.2.3.3. DQS逻辑模块规范 2.2.3.4. 存储器输出时钟抖动规范 2.2.3.5. OCT校准模块规范 2.2.3.6. 占空比失真 (DCD)规范
2.2.3.1. 高速I/O规范 x
2.2.3.1.1. 高速时钟规范 2.2.3.1.2. 发送器高速I/O规范 2.2.3.1.3. 接收器高速I/O规范 2.2.3.1.4. DPA模式高速I/O规范 2.2.3.1.5. Soft CDR模式高速I/O规范 2.2.3.1.6. 非DPA模式高速I/O规范
2.3. 配置规范 x
2.3.1. POR规范 2.3.2. JTAG配置规范 2.3.3. 快速被动并行(FPP)配置时序 2.3.4. 主动串行配置时序 2.3.5. 被动串行配置时序 2.3.6. 初始化 2.3.7. 配置文件 2.3.8. 远程系统更新电路时序规范 2.3.9. 用户看门狗内部振荡器频率规范
2.3.3. 快速被动并行(FPP)配置时序 x
2.3.3.1. FPP配置的DCLK与DATA[]比率(r) 2.3.3.2. 当DCLK-to-DATA[] Ratio =1时的FPP配置时序 2.3.3.3. 当DCLK-to-DATA[] Ratio >1时的FPP配置时序
2.4. I/O时序 x
2.4.1. 可编程的IOE延时 2.4.2. 可编程输出缓存延迟
1. Arria® V GX，GT，SX和ST器件数据表
2. Arria V GZ器件数据表

1.1.1.3.3. HPS电源操作条件

表 5.   Arria® V SX和ST器件的HPS电源操作条件此表列出了基于ARM®的硬核处理器系统(HPS)的 Arria® V片上系统 (SoC)器件的期望稳态电压和电流值。电源坡道必须是单调的，不能有平缓处。请参考 Arria® V器件的建议操作条件表来了解 Arria® V SoC器件的FPGA部分的期望稳态电压值。
符号 说明 条件 最小值 7 典型值 最大值7 单位
VCC_HPS HPS内核电压和外围电路电源 –C4, –I5, –C5, –C6 1.07 1.1 1.13 V
–I3 1.12 1.15 1.18 V
VCCPD_HPS 8 HPS I/O预驱动器电源 3.3 V 3.135 3.3 3.465 V
3.0 V 2.85 3.0 3.15 V
2.5 V 2.375 2.5 2.625 V
VCCIO_HPS HPS I/O缓冲器电源 3.3 V 3.135 3.3 3.465 V
3.0 V 2.85 3.0 3.15 V
2.5 V 2.375 2.5 2.625 V
1.8 V 1.71 1.8 1.89 V
1.5 V 1.425 1.5 1.575 V
1.35 V 9 1.283 1.35 1.418 V
1.2 V 1.14 1.2 1.26 V
VCCRSTCLK_HPS HPS复位和时钟输入管脚电源 3.3 V 3.135 3.3 3.465 V
3.0 V 2.85 3.0 3.15 V
2.5 V 2.375 2.5 2.625 V
1.8 V 1.71 1.8 1.89 V
VCCPLL_HPS HPS PLL模拟电压调节器电源 — 2.375 2.5 2.625 V
VCC_AUX_SHARED HPS辅助电源 — 2.375 2.5 2.625 V
相关信息
7 此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。
8 当VCCIO_HPS是2.5，1.8，1.5或1.2 V时，VCCPD_HPS必须是2.5 V。 当VCCIO_HPS是3.0 V时，VCCPD_HPS必须是3.0 V。当VCCIO_HPS是3.3 V时，VCCPD_HPS必须是3.3 V。
9 VCCIO_HPS 1.35 V仅被HPS行I/O bank支持。
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