Arria V器件数据表

下载 PDF
ID 683022
日期 6/16/2015
Public
文档目录
文档目录 x
1. Arria® V GX，GT，SX和ST器件数据表 2. Arria V GZ器件数据表
1. Arria® V GX，GT，SX和ST器件数据表 x
1.1. 电气特性 1.2. 开关特性 1.3. 配置规范 1.4. I/O时序 1.5. 术语 1.6. 文档修订历史
1.1. 电气特性 x
1.1.1. 操作条件
1.1.1. 操作条件 x
1.1.1.1. 绝对最大额定值 1.1.1.2. 所允许的最大过冲和下冲电压 1.1.1.3. 建议的操作条件 1.1.1.4. DC特征 1.1.1.5. I/O标准规范
1.1.1.3. 建议的操作条件 x
1.1.1.3.1. 建议的操作条件 1.1.1.3.2. 收发器电源操作条件 1.1.1.3.3. HPS电源操作条件
1.1.1.4. DC特征 x
1.1.1.4.1. 供电电流和功耗 1.1.1.4.2. I/O管脚漏电流 1.1.1.4.3. 总线保持规格 1.1.1.4.4. OCT校准精度规格 1.1.1.4.5. 无校准阻值容差的OCT规范 1.1.1.4.6. 上电校准后的OCT变化 1.1.1.4.7. 管脚电容 1.1.1.4.8. 热插拔（Hot Socketing） 1.1.1.4.9. 内部弱上拉电阻
1.1.1.5. I/O标准规范 x
1.1.1.5.1. 单端I/O标准 1.1.1.5.2. 单端SSTL，HSTL和HSUL I / O参考电压规范 1.1.1.5.3. 单端SSTL，HSTL和HSUL I / O标准信号规范 1.1.1.5.4. 差分SSTL I/O标准 1.1.1.5.5. 差分HSTL和HSUL I/O标准 1.1.1.5.6. 差分I/O标准规范
1.2. 开关特性 x
1.2.1. 收发器性能规范 1.2.2. 内核性能规范 1.2.3. 外设性能 1.2.4. HPS规范
1.2.1. 收发器性能规范 x
1.2.1.1. Arria V GX和SX器件的接收器规范 1.2.1.2. Arria V GT和ST器件的收发器规范 1.2.1.3. 在所支持的AC增益和DC增益上数据速率>3.25 Gbps的CTLE响应 1.2.1.4. 在所支持的AC增益和DC增益上数据速率≤3.25 Gbps的CTLE响应 1.2.1.5. 100 Ω匹配阻值的 Arria® V收发器通道的典型的TX VOD设置 1.2.1.6. 发送器预加重水平 1.2.1.7. 收发器兼容规范
1.2.2. 内核性能规范 x
1.2.2.1. 时钟树规范 1.2.2.2. PLL规范 1.2.2.3. DSP模块性能规范 1.2.2.4. 存储器模块性能规范 1.2.2.5. 内部温度传感二极管规范
1.2.3. 外设性能 x
1.2.3.1. 高速I/O规范 1.2.3.2. DPA锁定时间规范 1.2.3.3. LVDS Soft-CDR/DPA正弦抖动容限规范 1.2.3.4. DLL频率范围规范 1.2.3.5. DQS逻辑模块规范 1.2.3.6. 存储器输出时钟抖动规范 1.2.3.7. OCT校准模块规范 1.2.3.8. 占空比失真 (DCD)规范
1.2.4. HPS规范 x
1.2.4.1. HPS时钟性能 1.2.4.2. HPS PLL规范 1.2.4.3. Quad SPI闪存时序特征 1.2.4.4. SPI时序特征 1.2.4.5. SD/MMC时序特征 1.2.4.6. USB时序特征 1.2.4.7. 以太网介质访问控制器（EMAC）时序特征 1.2.4.8. I2C时序特征 1.2.4.9. NAND时序特征 1.2.4.10. ARM走线时序特征 1.2.4.11. UART接口 1.2.4.12. GPIO接口 1.2.4.13. HPS JTAG时序规范
1.2.4.2. HPS PLL规范 x
1.2.4.2.1. HPS PLL VCO频率范围 1.2.4.2.2. HPS PLL输入时钟范围 1.2.4.2.3. HPS PLL输入抖动
1.3. 配置规范 x
1.3.1. POR规范 1.3.2. FPGA JTAG配置时序 1.3.3. FPP配置时序 1.3.4. AS配置时序 1.3.5. AS配置方案中的DCLK频率规范 1.3.6. PS配置时序 1.3.7. 初始化 1.3.8. 配置文件 1.3.9. 最短配置时间评估 1.3.10. 远程系统更新 1.3.11. 用户看门狗内部振荡器频率规范
1.3.3. FPP配置时序 x
1.3.3.1. FPP配置的DCLK与DATA[]比率(r) 1.3.3.2. 当DCLK-to-DATA[] = 1时的FPP配置时序 1.3.3.3. 当DCLK-to-DATA[] > 1时的FPP配置时序
1.4. I/O时序 x
1.4.1. 可编程的IOE延时 1.4.2. 可编程输出缓存延迟
2. Arria V GZ器件数据表 x
2.1. 电气特性 2.2. 开关特性 2.3. 配置规范 2.4. I/O时序 2.5. 术语 2.6. 文档修订历史
2.1. 电气特性 x
2.1.1. 操作条件
2.1.1. 操作条件 x
2.1.1.1. 绝对最大额定值 2.1.1.2. 所允许的最大过冲和下冲电压 2.1.1.3. 建议的操作条件 2.1.1.4. DC特征 2.1.1.5. I/O标准规范
2.1.1.3. 建议的操作条件 x
2.1.1.3.1. 建议的收发器电源操作条件 2.1.1.3.2. 收发器电源要求
2.1.1.4. DC特征 x
2.1.1.4.1. 电源电流 2.1.1.4.2. 功耗 2.1.1.4.3. I/O管脚漏电流 2.1.1.4.4. 总线保持规格 2.1.1.4.5. 片上匹配 (OCT)规范 2.1.1.4.6. 管脚电容 2.1.1.4.7. 热插拔（Hot Socketing） 2.1.1.4.8. 内部弱上拉电阻
2.2. 开关特性 x
2.2.1. 收发器性能规范 2.2.2. 内核性能规范 2.2.3. 外设性能
2.2.1. 收发器性能规范 x
2.2.1.1. 参考时钟 2.2.1.2. 收发器时钟 2.2.1.3. 接收器 2.2.1.4. 发送器 2.2.1.5. CMU PLL 2.2.1.6. ATX PLL 2.2.1.7. 小数分频PLL 2.2.1.8. 时钟网络数据速率 2.2.1.9. 标准PCS数据速率 2.2.1.10. 10G PCS数据速率 2.2.1.11. 典型的VOD设置
2.2.2. 内核性能规范 x
2.2.2.1. 时钟树规范 2.2.2.2. PLL规范 2.2.2.3. DSP模块规范 2.2.2.4. 存储器模块规范 2.2.2.5. 温度传感二极管规范
2.2.3. 外设性能 x
2.2.3.1. 高速I/O规范 2.2.3.2. DLL范围规范 2.2.3.3. DQS逻辑模块规范 2.2.3.4. 存储器输出时钟抖动规范 2.2.3.5. OCT校准模块规范 2.2.3.6. 占空比失真 (DCD)规范
2.2.3.1. 高速I/O规范 x
2.2.3.1.1. 高速时钟规范 2.2.3.1.2. 发送器高速I/O规范 2.2.3.1.3. 接收器高速I/O规范 2.2.3.1.4. DPA模式高速I/O规范 2.2.3.1.5. Soft CDR模式高速I/O规范 2.2.3.1.6. 非DPA模式高速I/O规范
2.3. 配置规范 x
2.3.1. POR规范 2.3.2. JTAG配置规范 2.3.3. 快速被动并行(FPP)配置时序 2.3.4. 主动串行配置时序 2.3.5. 被动串行配置时序 2.3.6. 初始化 2.3.7. 配置文件 2.3.8. 远程系统更新电路时序规范 2.3.9. 用户看门狗内部振荡器频率规范
2.3.3. 快速被动并行(FPP)配置时序 x
2.3.3.1. FPP配置的DCLK与DATA[]比率(r) 2.3.3.2. 当DCLK-to-DATA[] Ratio =1时的FPP配置时序 2.3.3.3. 当DCLK-to-DATA[] Ratio >1时的FPP配置时序
2.4. I/O时序 x
2.4.1. 可编程的IOE延时 2.4.2. 可编程输出缓存延迟
1. Arria® V GX，GT，SX和ST器件数据表
2. Arria V GZ器件数据表

1.2.3.1. 高速I/O规范

表 40.   Arria® V器件的高速I/O规范

当J = 3到10时，使用串化器/解串器(SERDES)模块。当J = 1或2时，旁路SERDES模块。

对于LVDS应用，必须使用整数PLL模式的PLL。

Arria® V器件支持以下两种输出标准，它们在所有的I/O bank上使用真LVDS输出缓存类型。

  • 高达360 Mbps数据速率的真LVDS输出标准
  • 高达400 Mbps数据速率的真mini-LVDS输出标准
符号 条件 –I3, –C4 –I5, –C5 –C6 单位
最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值
fHSCLK_in(输入时钟频率) 真差分I/O标准 时钟增强因子(clock boost factor) W = 1 to 40 72 5 — 800 5 — 750 5 — 625 MHz
fHSCLK_in (输入时钟频率)单端I/O标准73 时钟增强因子 W = 1 to 40 72 5 — 625 5 — 625 5 — 500 MHz
fHSCLK_in (输入时钟频率)单端I/O标准74 时钟增强因子 W = 1 to 40 72 5 — 420 5 — 420 5 — 420 MHz
fHSCLK_OUT(输出时钟频率) — 5 — 625 75 5 — 62575 5 — 50075 MHz
发送器 真差分I/O标准 - fHSDR(数据速率) SERDES因子 J = 3 to 10 76 77 — 1250 77 — 1250 77 — 1050 Mbps
SERDES因子 J ≥ 876 78， LVDS TX with RX DPA 77 — 1600 77 — 1500 77 — 1250 Mbps
SERDES因子J = 1到2，使用DDR寄存器 77 — 79 77 — 79 77 — 79 Mbps
具有三个外部输出电阻网络的仿真差分I/O标准 - fHSDR (数据速率) 80 SERDES因子J = 4到10 81 77 — 945 77 — 945 77 — 945 Mbps
具有一个外部输出电阻网络的仿真差分I/O标准- fHSDR (数据速率)80 SERDES因子J = 4到1081 77 — 200 77 — 200 77 — 200 Mbps
tx Jitter- 真差分I/O标准 数据速率的总抖动600 Mbps–1.25 Gbps — — 160 — — 160 — — 160 ps
数据速率的总抖动 < 600 Mbps — — 0.1 — — 0.1 — — 0.1 UI
tx Jitter- 具有三个外部输出电阻网络的仿真差分I/O标准 数据速率的总抖动600 Mbps–1.25 Gbps — — 260 — — 300 — — 350 ps
数据速率的总抖动 < 600 Mbps — — 0.16 — — 0.18 — — 0.21 UI
tx Jitter-具有一个外部输出电阻网络的仿真差分I/O标准 — — — 0.15 — — 0.15 — — 0.15 UI
tDUTY 真和仿真差分I/O标准的TX输出时钟占空比 45 50 55 45 50 55 45 50 55 %
tRISE和tFALL 真差分I/O标准82 — — 160 — — 180 — — 200 ps
具有三个外部输出电阻网络的仿真差分I/O标准 — — 250 — — 250 — — 300 ps
具有一个外部输出电阻网络的仿真差分I/O标准 — — 500 — — 500 — — 500 ps
TCCS 真差分I/O标准 — — 150 — — 150 — — 150 ps
仿真差分I/O标准 — — 300 — — 300 — — 300 ps
接收器 真差分I/O标准 - fHSDRDPA(数据速率) SERDES因子J = 3到1076 150 — 1250 150 — 1250 150 — 1050 Mbps
SERDES factor J ≥ 8 with DPA76 78 150 — 1600 150 — 1500 150 — 1250 Mbps
fHSDR (数据速率) SERDES factor J = 3 to 10 77 — 83 77 — 83 77 — 83 Mbps
SERDES因子J = 1到2，使用DDR寄存器 77 — 79 77 — 79 77 — 79 Mbps
DPA模式 DPA运行长度 — — — 10000 — — 10000 — — 10000 UI
Soft-CDR模式 Soft-CDR ppm容限 — — — 300 — — 300 — — 300 ±ppm
Non-DPA模式 采样窗口 — — — 300 — — 300 — — 300 ps
72 时钟增强因子 (W)是输入数据速率与输入时钟速率之间的比率。
73 仅应用于DPA和soft-CDR模式。
74 仅应用于非DPA模式。
75 通过使用LVDS时钟网络实现。
76 Fmax规范基于用于串行数据的快速时钟。接口FMAX也取决于依赖于设计并要求时序分析的并行时钟域。
77 最小规范取决于您使用的时钟源 (例如PLL和时钟管脚)和时钟布线资源 (全局，局部和本地)。I/O差分缓存和输入寄存器没有最小翻转率。
78 VCC和VCCP必须在各自的电源层， 并且为chip-to-chip接口的5 pF最大加载。
79 最大的理想数据速率是SERDES因子 (J) x PLL最大输出频率(fOUT)，前提是您能够关闭设计时序并且信号完整性仿真是干净的。
80 您必须通过执行链路时序收敛分析计算出接收器中剩余的时序裕量。您必须考虑电路板偏移裕量，发送器通道至通道偏移以及接收器采样裕量以决定剩余时序裕量。
81 当真LVDS RX通道用于仿真LVDS TX通道时，仅支持串化因子1和2。
82 仅应用于默认的预加重和VOD设置。
83 通过执行链路时序收敛分析能够评估非DPA模式的可实现最大数据速率。您必须考虑电路板偏移裕量，发送器延迟裕量以及接收器采样裕量以决定支持的最大数据速率。
二级标题