| 2015年6月 |
2015.06.16 |
- 对 Arria® V器件的高速I/O规范中的LVDS输出缓存类型表中的以下输出类型添加了数据速率：
- 真RSDS输出标准：高达360 Mbps的数据速率
- 真mini-LVDS输出标准：高达400 Mbps的数据速率
- 在Transmitter—Emulated Differential I/O Standards fHSDR data rate parameter in the High-Speed I/O Specifications for Arria® V Devices表中增添了条件注释。注释：当真LVDS RX通道用于仿真LVDS TX通道时，仅支持串化因子1和2。
- 将Queued Serial Peripheral Interface (QSPI)修改成Quad Serial Peripheral Interface (SPI) Flash。
- 更新了I2C时序图中的Th位置。
- 更新了NAND Address Latch Timing Diagram中的Twp位置。
- 将FPP Timing Parameters When DCLK-to-DATA[] Ratio is >1 for Arria® V Devices表中的tDH单位从ns改成s。
- 将AS Timing Parameters for AS ×1 and ×4 Configurations in Arria® V Devices表中的tCO的最大值从4 ns改成2 ns。
- 将下面的时序图移到了“ Arria® V器件中配置，设计安全和远程系统更新”章节。
- DCLK-to-DATA[] Ratio >1时的FPP时序波形
- DCLK-to-DATA[] Ratio >1时的FPP配置时序波形
- AS配置时序波形
- PS配置时序波形
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| 2015年1月 |
2015.01.30 |
- 将下表中的VCC_AUX_SHARED的描述更新成“HPS auxiliary power supply”：
- Absolute Maximum Ratings for Arria® V Devices
- HPS Power Supply Operating Conditions for Arria® V SX and ST Devices
- 在I/O标准规范中添加了一个声明：您必须执行时序收敛分析来决定通用I/O标准的可达到的最大频率。
- 更新了收发器参考时钟上升时间和下降时间：在±60 mV差分信号上测量。 对下面条件添加了注释：REFCLK性能要求满足发送器REFCLK相位噪声规范。
- 更新了”外设性能规范“中的描述，提及在设计中要求正确的时序收敛。
- 更新了HPS时钟性能main_base_clk规范，从525 MHz (–I3速度等级)和462 MHz (–C4速度等级)更新成400 MHz。
- 将HPS PLL VCO最大频率更新成1,600 MHz (–C5, –I5和–C6速度等级)，1,850 MHz (–C4速度等级)和2,100 MHz (–I3速度等级)。
- 将HPS PLL输入抖动divide value从NR改成R。
- 删除了下表中的“Slave select pulse width (Texas Instruments SSP mode)” 参数：
- SPI Master Timing Requirements for Arria® V Devices
- SPI Slave Timing Requirements for Arria® V Devices
- 对USB Timing Characteristics section in HPS Specifications添加了说明：由于时序问题，通过USB控制器，支持LPM模式的PHY可能不会正确运行。设计人员被建议使用MicroChip USB3300 PHY器件，此器件已被证明在开发板上是成功的。
- 增添了HPS JTAG时序规范。
- 更新了FPGA JTAG时序规范注释：每个从3.0 V的VCCIO压降都需要一个1-ns加法器。例如，如果TDO I/O bank的VCCIO = 2.5 V，那么tJPCO = 13 ns，或者如果等于1.8 V，那么就是14 ns 。
- 更新了Transceiver Specifications for Arria® V GT and ST Devices表中VICM (AC Coupled) 和注释6中的值从650 mV到750 mV。
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| 2014年7月 |
3.8 |
- 在表3、表4和表5中添加了注释：最小值此电源值描述了DC（静态）电源容限的预算，不包括动态容限要求。关于动态容限要求的额外预算，请参考PDN工具。
- 更新了表5中的VCC_HPS规范。
- 在表19中添加了一个注释：差分输入由需要2.5 V的VCCPD供电。
- 更新了表20和表21中的"Minimum differential eye opening at the receiver serial input pins"。
- 更新了“HPS PLL Specifications”部分中的描述。
- 更新了表39中的VCO范围最大规范。
- 更新了表45中的Td和Th规范。
- 在表47和图13中的增添了Th规范。
- 更新了图20、图21和图23中的注释：配置后不要让DCLK悬空。配置完成后DCLK被忽略。它可以按需要翻转成高电平或低电平。
- 删除了表58中的“Remote update only in AS mode”规范。
- 在表60中添加了DCLK器件初始化时钟源规范。
- 在“配置文件”部分添加了描述：IOCSR .rbf文件大小(比特)IOCSR .rbf文件大小专门用于Configuration via Protocol (CvP)特性。
- 删除了表63中的fMAX_RU_CLK规范。
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| 2014年2月 |
3.7 |
- 更新了表1中的VCCRSTCLK_HPS最大规范。
- 在表1中添加了VCC_AUX_SHARED规范。
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| 2013年12月 |
3.6 |
- 添加了“HPS PLL规范”。
- 增添了表24、表39和表40。
- 更新了表1，表3，表5，表19，表20，表21，表38，表41，表42，表45，表46，表47，表56和表59。
- 更新了图7、图13、图15、图16和图19。
- 删除了表：GPIO Pulse Width for Arria® V Devices。
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| 2013年8月 |
3.5 |
- 删除了表29中的“Pending silicon characterization”注释。
- 更新了表25。
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| 2013年8月 |
3.4 |
- 删除了表1，表2，表3，表4，表5，表6，表7，表9，表12，表13，表14，表15，表16，表17，表18，表19，表20，表21，表22，表23，表24，表25，表26，表27，表28，表29，表30，表31，表35，表36，表51，表53，表54，表55，表56，表57，表60，表62和表64的”初步“标示。
- 更新了表1、表3、表11、表19、表20、表21、表22、表25和表29。
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| 2013年6月 |
3.3 |
更新了表20、表21、表25和表38。 |
| 2013年5月 |
3.2 |
- 更新了表37。
- 更新了图8、图9、图20、图22和图23。
- 更新了表1，表3，表13，表19，表20，表21，表23，表29，表39，表40，表46，表57，表60和表64。
- 更新了”PLL规范“部分中的–I3速度等级的工业结温范围。
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| 2013年3月 |
3.1 |
- 在“HPS规范”部分中添加了HPS复位信息。
- 增添了表60。
- 更新了表1，表3，表17，表20，表24，表29和表59。
- 更新了图21。
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| 2012年11月 |
3.0 |
- 更新了表2，表3，表9，表14，表16，表17，表20，表21，表25，表29，表36，表56，表57和表60。
- 删除了表：Transceiver Block Jitter Specifications for Arria® V Devices.
- 添加了HPS信息：
- 添加了“HPS Specifications”部分。
- 增添了表38，表39，表40，表41，表42，表43，表44，表45，表46，表47，表48，表49和表50。
- 增添了图7，图8，图9，图10，图11，图12，图13，图14，图15，图16，图17，图18和图19
- 更新了表3和表5。
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| 2012年10月 |
2.4 |
- 更新了表4中的 Arria® V GX VCCR_GXBL/R, VCCT_GXBL/R和VCCL_GXBL/R最小值，最大值和数据速率。
- 在表20和表21中添加了接收器VICM (AC coupled)和VICM (DC coupled)值，发送器VOCM (AC coupled)和VOCM (DC coupled)值。
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| 2012年8月 |
2.3 |
更新了表30中的SERDES因子条件。 |
| 2012年7月 |
2.2 |
- 更新了表1中的VI (DC input voltage)的最大电压。
- 更新了表20，包含了 Arria® V GX -I3速度等级。
- 更新了表20和表21中的fixedclk时钟频率的最小值。
- 更新了表30中的SERDES因子条件。
- 更新了表50，包含了IOE programmable delay settings for the Arria® V GX -I3 speed grade。
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| 2012年6月 |
2.1 |
更新了表4中的VCCR_GXBL/R，VCCT_GXBL/R和VCCL_GXBL/R值。 |
| 2012年6月 |
2.0 |
- 针对 Quartus® II 12.0的发布进行的更新：
- 重新设计了文档结构。
- 更新了“供电电流和功耗”部分。
- 更新了表20、表21、表24、表25、表26、表35、表39、表43和表52。
- 增添了表22、表23和表33。
- 添加了图1-1和图1-2。
- 增添了“初始化”和“配置文件”部分。
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| 2012年2月 |
1.3 |
- 更新了表2–1。
- 更新了表2-20中的Transceiver-FPGA Fabric Interface行。
- 更新了VCCP描述。
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| 2011年12月 |
1.2 |
更新了表 2-1 和表 2-3。 |
| 2011年11月 |
1.1 |
- 更新了表2–1、表2-19、表2-26和表2-36。
- 添加了表2-5。
- 添加了图 2-4。
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| 2011年8月 |
1.0 |
首次发布。 |