Arria V器件数据表

ID 683022
日期 6/16/2015
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文档目录

1.5. 术语

表 78.  术语
术语 定义
差分I/O标准

接收器输入波形

发送器输出波形

fHSCLK 左/右侧PLL输入时钟频率。
fHSDR 高速I/O模块—最大/最小LVDS数据传输率(fHSDR = 1/TUI),non-DPA。
fHSDRDPA 高速I/O模块—最大/最小LVDS数据传输率(fHSDRDPA = 1/TUI),DPA。
J 高速I/O模块—解串因子(并行数据总线的宽度)。
JTAG时序规范

JTAG时序规范

PLL规范

PLL规范图

RL 接收器差分输入分立电阻(在 Arria® V器件外部)。
采样窗口(SW)

时序图—数据必须是有效的并被正确采集所用时间。建立和保持时间决定了采样窗口中理想的选通位置,如下所示:

单端电压参考I/O标准

SSTL和HSTL I/O的JEDEC标准定义了AC以及DC输入信号值。AC值表明接收器必须满足其时序规范所处于的电压电平。DC值表明接收器的最终逻辑状态被明确定义时所处于的电压电。接收器输入通过AC值后,该接收器变到新的逻辑状态。

只要输入超出DC阈值,新的逻辑状态就一直保持。这种方法旨在出现输入波形振铃时提供可预测的接收器时序。

单端电压参考I/O标准

tC 高速接收器/发送器输入和输出时钟周期。
TCCS(通道至通道偏移) 由同一PLL驱动的通道中最快的和最慢的输出边缘之间的时序差异,包括tCO类别和时钟偏移。时钟包含在TCCS测量中(请参考此表中SW下的时序图)。
tDUTY 高速I/O模块—高速发送器输出时钟的占空比。
tFALL 信号从高电平到低电平的跳变时间(80-20%)。
tINCCJ PLL时钟输入上的周期到周期抖动容限。
tOUTPJ_IO 由PLL驱动的GPIO上的周期抖动。
tOUTPJ_DC 由PLL驱动的专用时钟输出上的周期抖动。
tRISE 信号从低电平到高电平的跳变时间(80-20%)
时间单元间隔(TUI) 所支持的偏移,传播延迟和数据时采样窗口的时序预算。(UI = 1/(收器输入时钟倍频因子) = tc/w)。
VCM(DC) DC共模输入电压。
VICM 输入共模电压—接收器上差分信号的共同模式。
VID 输入差分电压摆幅—接收器上一个差分传输的正导体与补导体之间的电压差。
VDIF(AC) AC差分输入电压—切换所需要的最小AC输入差分电压。
VDIF(DC) DC差分输入电压—切换所需要的最小DC输入差分电压。
VIH 电压输入高—应用到输入上的最小正电压,器件接收此输入作为逻辑高。
VIH(AC) 高电平AC输入电压
VIH(DC) 高电平DC输入电压
VIL 电压输入低—应用到输入上的最大正电压,器件接收此输入作为逻辑低。
VIL(AC) 低电平AC输入电压。
VIL(DC) 低电平DC输入电压。
VOCM 输出共模电压—发送器上的差分信号的共同模式。
VOD 输入差分电压摆幅—发送器上一个差分传输的正导体与补导体之间的电压差。
VSWING 差分输入电压
VX 输入差分交叉点电压
VOX 输出差分交叉点电压
W 高速I/O模块—时钟增强因子