Arria V器件数据表

ID 683022
日期 6/16/2015
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1.3.3.2. 当DCLK-to-DATA[] = 1时的FPP配置时序

当您使能解压缩或设计安全功能时,DCLK-to-DATA[]比率对于FPP ×8和FPP ×16是不同的。关于相应的DCLK-to-DATA[]比率,请参考 Arria® V器件的DCLK-to-DATA[]比率表。

表 66.   Arria® V器件DCLK-to-DATA[] Ratio为1时的FPP时序参数
符号 参数 最小值 最大值 单位
tCF2CD nCONFIG low to CONF_DONE low 600 ns
tCF2ST0 nCONFIG low to nSTATUS low 600 ns
tCFG nCONFIG low pulse width 2 µs
tSTATUS nSTATUS low pulse width 268 1506 90 µs
tCF2ST1 nCONFIG high to nSTATUS high 1506 91 µs
tCF2CK 92 nCONFIG high to first rising edge on DCLK 1506 µs
tST2CK 92 nSTATUS high to first rising edge of DCLK 2 µs
tDSU DATA[] setup time before rising edge on DCLK 5.5 ns
tDH DATA[] hold time after rising edge on DCLK 0 ns
tCH DCLK high time 0.45 × 1/fMAX s
tCL DCLK low time 0.45 × 1/fMAX s
tCLK DCLK period 1/fMAX s
fMAX DCLK frequency (FPP ×8/ ×16) 125 MHz
tCD2UM CONF_DONE high to user mode93 175 437 µs
tCD2CU CONF_DONE high to CLKUSR enabled 4×最大化DCLK周期
tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU + (Tinit × CLKUSR周期)
Tinit Number of clock cycles required for device initialization 17,408 周期
90 如果不通过扩展nCONFIGnSTATUS低脉冲宽度来延迟配置,那么可以使用此值。
91 如果不通过从外部保持nSTATUS低电平来延迟配置,那么可以使用此值。
92 如果 nSTATUS被监控,那么遵循tST2CK规范。如果 nSTATUS没被监控,那么遵循tCF2CK规范。
93 最小和最大数量仅在您选择内部振荡器作为初始化器件的时钟源时适用。