实现高性能 DSP 设计

最新版的 DSP Builder 具有高级模块集功能,可实现时序驱动的 Simulink 合成。这项技术可以让你实现高性能的设计实现,在几分钟之内就能以接近峰值的 FPGA 性能运行 — 相比之下,手工优化 HDL 代码即使不用几天,也需要几个小时。

借助 DSP Builder 高级模块集,构建高性能复杂的数字信号处理 (DSP) 信号链变得像 1-2-3 一样简单:

  1. 设置所需的系统级约束 — 在此例中,6 通道、128 抽头 FIR 滤波器的时钟速率在 Simulink 中被指定为 403 MHz。
  2. 选择 FPGA 目标系列 — 因为不同的器件系列可能具有不同的 DSP 模块架构,因此合成工具必须包含这些信息。
  3. 点击运行

图 1.简单三步构建高性能滤波器

DSP Builder 高级模块集综合了信号链的 Simulink 描述 — 考虑了指定的系统级时序约束;在这种情况下是 403.2 MHz。该工具使用每个 FPGA 的内置时序模型和 IP 模块的性能,根据需要添加管道寄存器和控制逻辑,以实现所提供的时钟速率。

结果(如图 2 所示)是一个六通道 FIR 滤波器,在不更改 HDL 代码的情况下,实现了 408 MHz 的系统性能。

图 2.自动生成的时序优化 HDL 代码

这一新功能对于设计应用中的多通道信号处理数据路径至关重要,例如无线应用中的多载波、多天线 RF 处理。

它自动添加管道阶段和寄存器,并实现时分复用,以生成高度优化的功能设计,如数字上变频器 (DUC)、数字下变频器 (DDC)、波峰因数降低 (CFR) 和数字预失真 (DPD)。DSP Builder 12.0 包含多天线、多载波 WiMAX 以及 WCDMA DUC 和 DDC 设计的设计示例。